【文章內(nèi)容簡介】 dress Register) ? 決定 Memory實(shí)際大小之上限 4. MBR (Memory Buffer Register) ? 決定電腦之位元數(shù) 5. Flag Register (旗標(biāo)暫存器 ) ? 存一串 bits，分成數(shù)個(gè)欄位，每個(gè)欄位紀(jì)錄正在執(zhí)行程式的某一狀態(tài)，代表某個(gè)狀態(tài)發(fā)生了沒？ CU ALU PC IR Memory 位址 ++ 指令 CPU ……. 1 Giga Bytes =230 MAR MBR 位址 30bits 資料 (指令 ) CoProcessor副處理器 (副手 ) ? 能執(zhí)行指令，處理資料的電路，平時(shí)不作用，只執(zhí)行特定指令，專門負(fù)責(zé) CPU 1. 不會做 ：如 80386時(shí)代 80486之 80387浮點(diǎn)算器，目前之 DSP數(shù)位訊號處理器 (Digital Signal Processor)等。 2. 不願做 ：如 I/O指令由 I/O processor負(fù)責(zé)，因?yàn)?CPU執(zhí)行速度快 (us)，而 I/O速度慢 (ms)。為使 CPU速度不被I/O拖住，所以以 I/O processor代為執(zhí)行，可使 CPU以Multiprogramming方式，多工處理多個(gè)程式。 ? I/O processor又稱為 channel(通道 ) ? PC (Personal Computer)以 DMA (Direct Memory Access)代替 I/O processor。 沒有 I/O processor 窮人的 I/O processor Bus(匯流排 )分類 1. Address bus 2. Data Bus 3. Control Bus CPU ……. MAR MBR R/W Address單向 Memory ALE送位址門鎖 DIR方向 DEN 送資料 雙向 Address Letch Enable Data ENable .: Control Unit ? CPU/電腦中最複雜的部分 ? 製作方式 1. Hardwired(硬體接線 )：將 邏輯電路 1. 1940’s~1960’s, 1985’s~未來 2. 缺點(diǎn)： ?工程浩大費(fèi)時(shí) ?修改不易 3. 優(yōu)點(diǎn)：速度快 2. Microprogrammed(微程式 )：將 ROM (Read Only Memory) 1. 1960’s~1980’s中 2. 缺點(diǎn)：反應(yīng)速度慢 3. 優(yōu)點(diǎn) ?發(fā)展迅速 ?修改方便 指令運(yùn)作原理 ? 指令：機(jī)器碼 Machine code (一串 0/1) 抓指令 執(zhí)行 OPcode Operands Operands Operands 運(yùn)算碼 運(yùn)算元 動作 對象 指令運(yùn)作原理 Time Instruction Cycle (指令週期 ) ? ? ? ? ? ? S1 S2 S3 S4 ． ． ． ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ． ． ． S1: ADD DX, 100[BX] ? Fetch Instruction 把指令抓進(jìn) Memory中 ? Decode 解碼， CU發(fā)出該 Opcode之控制訊號 ? Operand Addressing 找出運(yùn)算元在 Memory中的位址 ? Operand Fetch 抓取運(yùn)算元 ? Execution 執(zhí)行運(yùn)算 ? Write Back 將執(zhí)行結(jié)果寫回 Memory中 指令運(yùn)作原理 CISC: Complex Instruction Set Computer 複雜 指令 集 電腦 六階段 RISC: Reduced Instruction Set Computer 簡單 指令 集 電腦 四階段 ADD AX, 100[BX] ? AX← AX+Mem[100+BX] Fetch Ins. Decode Operand Addressing Operand Fetch Execution Write back Fetch Decode Execution Write back 指令運(yùn)作原理 ? RISC vs. CISC ? CISC： 1970’s因以 MicroProgrammed來製作 式 (軟體 )被重用， ，所以指令集中的指令數(shù)目增加到 500~800個(gè)之多。 ? RISC： 1970’s末， IBM801以 Hardwired的方式 (硬體 )製作 ，所需指令少，速度快。 ? RISC指令集架構(gòu) 是由 David Peterson ( Berkeley) 及 John Hennessy (Stanford)所發(fā)揚(yáng)光大。 ? Why RISC? 80%的 CPU時(shí)間執(zhí)行 20%的基本指令。 RISC vs. CISC RISC CISC 指令數(shù)目 100個(gè)之內(nèi) 數(shù)百個(gè) 定址法 固定數(shù)種 (Direct, Immediate等 …) 複雜而變化多 指令長度與格式 固定 (4Bytes) 各指令隨需要而不同 指令週期 固定 各指令隨需要而不同 控制邏輯 Hardwired Microprogrammed 程式所需指令數(shù)目 較多 較少 特性 較適用於 Pipeline, Cache等設(shè)計(jì) 程式設(shè)計(jì)較簡單 Code Size 大 小 代表機(jī)型 ALPHA, Power PC等 僅 Pentium系列 Register數(shù)目 多 (數(shù)十 ~數(shù)百個(gè) ) 少 (數(shù)個(gè) ) 指令運(yùn)作原理 ? Pipeline：將 指令 分成數(shù)個(gè)獨(dú)立階段 (stage)，分別由不同之硬體負(fù)責(zé)，使連續(xù)指令能同時(shí)按順序在不同階段 重疊 (overlap)執(zhí)行 Time Instruction Cycle (指令週期 ) F1 S1 S2 S3 S4 ． ． ． ． ． ． D1 E1 W1 F1 D1 E1 W1 F1 D1 E1 W1 F1 D1 E1 W1 指令運(yùn)作原理 ? Pipeline三大危障 (Hazard) 1. Structural Hazard(結(jié)構(gòu)危障 )： 因硬體資源衝突 LOAD AX, 100[BX] 2. Data Hazard(資料危障 )： 因連續(xù)指令有資料相依的關(guān)係 3. Control Hazard(控制危障 )： 因更改控制流程指令 如： Jump, Call, Return, Int 等 … F1 S1 S2 S3 ． ． ． ． ． ． D1 E1 W1 F1 D1 E1 W1 F1 D1 E1 W1 同時(shí)作Memory Access 指令運(yùn)作原理 ? Problems 1. 增加電腦執(zhí)行效率 (performance)的方法？ 1. Pipeline: 可加快程式執(zhí)行速度 ? 2. Cache: 可減少程式執(zhí)行時(shí)間 ? 2. 加快指令執(zhí)行速度的方法？ 1. Cache ? 2. Pipeline ? 3. Pipeline將延長指令週期 (latency) DMA (Direct Memory Access) 1. 窮人的 I/O processor 2. 除 CPU之外唯一會主動透過 Bus存取 Memory，來執(zhí)行I/O動作。 (協(xié)調(diào) Bus， Cycle Stealing) ? DMA使用 Bus作 I/O的方式 1. Cycle Stealing: DMA向 CPU借 Bus，趁 CPU不用 Bus時(shí)，作一次存取。 2. Burst Mode I/O 一旦借到 Bus使用權(quán)，就一直用到完成 I/O為止。 CPU DMAC Memory Buffer Disk Buffer Bus *DMA使用 Bus的優(yōu)先權(quán)比 CPU高？ 因?yàn)?DMA使用 Bus的頻率遠(yuǎn)比 CPU低 記憶體儲存裝置 1. Virtual Memory (虛擬記憶體 ) ? 使 user 執(zhí)行 program時(shí)，能不受限於實(shí)際 memory的大小，主要是 (作業(yè)系統(tǒng) )的技術(shù)配合硬體完成 )。 2. Memory Hierarchy Concept (階層式記憶體概念 ) 3. Cache (快取記憶體 ) 4. Disk/Tape (磁碟 /磁帶 ) 記憶體儲存裝置 ? Memory Hierarchy Concept (階層式記憶體概念 ) ? 透 過多層次 記憶元件，考量 效能 (Performance)， 容量(capacity)， 成本 (Cost)等因素，所作成的記憶體配置。 Register – Cache – Main Memory – Disk –Tape 愈快 ← 速度 → 愈慢 愈昂貴 ← 價(jià)格 → 愈便宜 愈小 ← 容量 → 愈大 記憶體儲存裝置 Main Memory ROM RAM Mask ROM 已寫入資料的 ROM Programmable ROM 尚未寫入資料的 ROM Erasable PROM 可修改重置 (抹去 )的 ROM Electrical EPROM 可以電壓寫入 /抹去的 ROM Flash Memory 更新式的 EEPROM(金氧半導(dǎo)體 MOS技術(shù) )， No Volatile，未來可取代 RAM。 SRAM (Static RAM)： 用 Flip/Flop儲存，速度快，密度低 (元件大 )，成本高，作 Cache等快速記憶體， 不須 Refresh。 DRAM (Dynamic RAM)： 用電容器製作，速度慢，密度高 (元件小 )，成本低，為 Main Memory的主體，須 Refresh。 記憶體儲存裝置 ? 記憶體儲存方式分類 1. SAM (Sequential Access Memory) 循序存取記憶體 ? 資料存取時(shí)間與資料所在位置有線性關(guān)係，適用於批次檔案及備份檔案，如 磁帶 等。 2. RAM (Random Access Memory) 隨選存取記憶體 ? 資料存取時(shí)間與資料所在位置無關(guān)，存取時(shí)間為常數(shù)，如ROM， RAM等。 3. DAM (Direct Access Memory) 直接存取記憶體 ? 資料存取時(shí)間與資料所在位置有關(guān)，但不可預(yù)測，如 Disk，CDROM等。 4. CAM (Content Access Memory) 內(nèi)容存取記憶體 ? 以內(nèi)容 (資料 )決定存取位置，如 Cache 記憶體儲存裝置 ? Cache: 可有可無的記憶體 1. 存 CPU最近常用的區(qū)塊： Cache大小約為主記憶體 1/1000，卻可滿足 CPU 95%以上的存取需求。 2. 運(yùn)用 Locality of Reference原理 1. Temporal locality： CPU存取某資料 X，則未來馬上會 再存取 X，如變數(shù)資料，程式迴路 (loop)等。 2. Spatial locality： CPU存取某資料 X，則未來馬上可能用 下一個(gè) /前一個(gè)或附近 的資料，如陣列資料，循序指令等。 CPU Cache Main Memory Data Mem. Address 時(shí)間上 空間上 記憶體儲存裝置 ? Cache 有三種結(jié)構(gòu) 分類 成本 Cost 效果 Hit Rate 失誤率 Miss Rate Direct mapped (貧民版 ) 低廉 $5 最差 88% 12% Fully Associative (尊王版 ) 昂貴 $500000 最好 % % Nway set Associative (國民版 ) 便宜 $20~$50 很好 98~99% 1~2% 記憶體儲存裝置 ? 例： CPU存取 200ns，存取 Cache須 10ns，若 CPU執(zhí)行指令中有 1/3是 load/store指令，則在一個(gè) 90% hit rate的 Cache支援下，其指令執(zhí)行速度比沒有 Cache時(shí)，加速多少倍？ ? ANS: 加速 (Speedup)= = = = 此題中，如果 hit rate=95%時(shí)，加速多少倍？ 沒有 Cach