[清華大學(xué)-vlsi設(shè)計(jì)導(dǎo)論課件]第四章邏輯設(shè)計(jì)技術(shù)(編輯修改稿)
2024-11-10 14:48 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 B2021/11/10 19 （ 1）當(dāng) B=1時(shí)，傳輸門(mén)斷開(kāi)，特殊反相器工作： （ 2）當(dāng) B=0時(shí)，特殊反相器不工作，傳輸門(mén)把 A 送到 X： X=A A B X 所以 ： 1 1 0 0 1 1 1 0 1 0 0 0 AX ?BABABAX ????B AVd dT2T1T4T3T6T5XBB2021/11/10 20 （ 2）同或門(mén)： AVddBXT6T2T1T 3 T4T7T5BABAABX ????2021/11/10 21 T T7總是導(dǎo)通的： A B X 0 0 1 1 0 0 0 1 0 1 1 1 ? A,B=0,0時(shí)： T1, T2,T3,T4關(guān) ， T5通 ， Vdd通過(guò) T7充電 ， X=1； ? A,B=1,0時(shí)： T1,T3關(guān) ， T2,T5通 ， T5通 ， T7， T5，T4形成通路 ， X=0； ? A,B=0,1時(shí)： T1, T3通 ， T2,T4關(guān) ， T5通 ， T7， T5，T3形成通路 ， X=0； ? A,B=1, 1時(shí)： T1, T2,T3,T4通 ， T5關(guān) ， Vdd通過(guò) T7充電 ， X=1。 AVddBXT6T2T1T 3 T4T7T52021/11/10 22 本章余下的內(nèi)容： 第三節(jié) 可編程邏輯陣列 PLA（ The Programmable Logic Array） 第四節(jié) 觸發(fā)器 （ Flip—Flop） 1． 靜態(tài)觸發(fā)器 （ Staitic Flip—Flop） 2． 動(dòng)態(tài)觸發(fā)器 （ Dy Flip—Flop） 3． 準(zhǔn)靜態(tài)觸發(fā)器 （ Flip—Flop） 第五節(jié) 存儲(chǔ)器 （ Memory） 1. 只讀存儲(chǔ)器 （ ROM） ： （ EPROM， EEPROM） 2. 隨機(jī)存儲(chǔ)器 （ RAM） ： （ 動(dòng)態(tài)隨機(jī)存儲(chǔ)器 DRAM， 靜態(tài)隨機(jī)存儲(chǔ)器 SRAM） 第六節(jié) 交通燈 以上內(nèi)容由于在 《 數(shù)子邏輯 》 課中已詳細(xì)討論過(guò) ， 所以本課不作詳細(xì)介紹了 。 2021/11/10 23 GigaScale SystemOnAChip SOC中的 EDA關(guān)鍵技術(shù) ? SOC對(duì) EDA技術(shù)的挑戰(zhàn) ? 國(guó)際合作 SOC研究中的 EDA課題 ? 目前在 SOC方面的研究工作 2021/11/10 24 EDA技術(shù)的挑戰(zhàn) ? Exponential Growth of Chip Capacity ? Enable systemonachip integration ? Many key questions related to SOC designs ? Challenges and Opportunities in Design Technologies ? Challenges and Opportunities in Verification Technologies 2021/11/10 25 Enable systemonachip integration ? It will be feasible to integrate a plex electronic system onto a single chip, including possibly microprocessors, embedded memories, programmable logic, and various applicationspecific circuit ponents designed by multiple teams for multiple projects. ? A systemonachip may have significan
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