eda課程設(shè)計---簡易計算器設(shè)計(編輯修改稿)
2025-07-12 15:30 本頁面
【文章內(nèi)容簡介】 氣電子工程師學(xué)會 （ IEEE）標(biāo)準(zhǔn)之一。 Verilog 能夠在多種抽象級別對數(shù)字 邏輯系統(tǒng)進(jìn)行描述：既可以在晶體管級、 邏輯門 級進(jìn)行描述，也可以在 寄存器傳輸級 對電路信號在寄存器之間的傳輸情況進(jìn)行描述 .除了對電 路的邏輯功能進(jìn)行描述， Verilog 代碼還能夠被用于 邏輯仿真 、 邏輯綜合 ，其中后者可以把寄存器傳輸級的 Verilog 代碼轉(zhuǎn)換為邏輯門級的 網(wǎng)表 ，從而方便在 現(xiàn)場可編程邏輯門陣列 上實(shí)現(xiàn)硬件電路 ，或者讓硬件廠商制造具體的 專用集成電路 。設(shè)計人員還可以利用 Verilog 的擴(kuò)展部分 VerilogAMS 進(jìn)行模擬電路 和 混合信號集成電路 的設(shè)計。 2 VHDL 是由 美國國防部 主持研發(fā)的硬件描述語言，成為了第一個成為電氣電子工程師學(xué)會標(biāo)準(zhǔn)的硬件描述語言，美國政府相關(guān)的項(xiàng)目都是基于 VHDL；而 Verilog 由民間商業(yè)公司的私有產(chǎn)品發(fā)展為 IEEE 標(biāo)準(zhǔn)的，因此在商用領(lǐng)域的市場占有量更大，設(shè)計 人員和支持資源比 VHDL 更廣。在美國大約有 10萬設(shè)計人員、 200 所大學(xué)教授采用 Verilog硬件描述語言 .Verilog 和 VHDL 作為業(yè)界廣泛認(rèn)可、同為電氣電子工程師學(xué)會標(biāo)準(zhǔn)的硬件描述語言，有著各自的特點(diǎn)。 VHDL 的設(shè)計之初就更加針對標(biāo)準(zhǔn)化進(jìn)行設(shè)計， Verilog則具有簡明、高效的代碼風(fēng)格。兩種語言都能夠在多個抽象層次對數(shù)字電路建模，并且可以與驗(yàn)證、仿真、綜合工具協(xié)同工作。其中， Verilog 的邏輯門級、晶體管級級電路描述能力更強(qiáng)， VHDL 不具備這樣低級的描述能力，但是另一方面， VHDL 的系統(tǒng)級抽象描述能力 則比 Verilog 強(qiáng)。另外，由于 Verilog 與 C語言在語法上有相似之處，因此具有 C 語言基礎(chǔ)的設(shè)計人員更容易掌握它， 而 VHDL 設(shè)計人員需要具有 Ada 語言編程基礎(chǔ)，并且學(xué)習(xí)周期比 Verilog 更長。相關(guān)學(xué)術(shù)文獻(xiàn)顯示，在美國的高級數(shù)字系統(tǒng)設(shè)計領(lǐng) 域，Verilog 和 VHDL 的使用比率大約分別為 80%和 20%，這項(xiàng)比率在日本和臺灣地區(qū)和美國相似。隨著 VerilogA 被合并到 Verilog 標(biāo)準(zhǔn)之中，而該部分后來成為了 VerilogAMS的一部分，該語言增加了對模擬電子系統(tǒng)的描述能力，因此它在混合信號集成電路中有著更廣泛的應(yīng)用。 計算器是現(xiàn)代生活中長用的生活小工具，利用自己所學(xué)的知識設(shè)計一個簡易的計算器不僅具有實(shí)際價值，而且是對為期一周對 EAD 學(xué)習(xí)的運(yùn)用，是對數(shù)字電路知識的運(yùn)用，真正把 EDA 和數(shù)電用于實(shí)戰(zhàn)，可以鞏固對兩門功課的認(rèn)識。同時加強(qiáng)對 Quartus II 的熟練操作，鍛煉自己獨(dú)立編寫代碼的能力與技巧，學(xué)會自我調(diào)試。 3 2 設(shè)計題目內(nèi)容及要求 設(shè)計題目：簡易計算器的設(shè)計 內(nèi)容及要求 要求設(shè)計一簡易的計算器，實(shí)現(xiàn)十進(jìn)制數(shù)之間的加減乘除也能算，具體要求是：以12+34=46 為例，當(dāng)按下數(shù)字鍵 1時顯示器上顯示出數(shù)字 1，接著我們繼續(xù)按下數(shù)字鍵 2，屏幕上顯示出 12，緊接著我們輸入運(yùn)算符 +，屏幕仍然顯示 12，當(dāng)我們輸入數(shù)字 3時，屏幕上顯示 3，然后我們按下數(shù)字鍵 4，屏幕顯示 34，直到我們按下 =鍵，計算器為我們完成運(yùn)算并在屏幕上顯示出 ，如果我們繼續(xù)輸入運(yùn)算符，比如說 *，屏幕仍然顯示 46，我們繼續(xù)輸入 3，此時屏幕顯示 3，當(dāng)我們按下 =后，計算器再次為我們完成計算，并在顯示器上顯示 138. 設(shè)計原理 FSM 模塊 FSM在整個電路中起到中樞神經(jīng)的作用，是整個電路的司令部，由它給 op opalu分配指令。簡易計算器的狀態(tài)轉(zhuǎn)移圖如圖 21所示， fsm 模塊如圖 22 所示。 電路復(fù)位時 op1 和 op2 都全部清零，并且沒有操作符的輸入，即op1_add=0,op1_clear=0,op1_load=0,op2_load=0,oprand= s0，當(dāng)無按鍵時即 sc=NO 時保持 s0 原狀態(tài)不變，如果有 0 到 9 之間的數(shù)字鍵按下時電路進(jìn)入狀態(tài)s1，此時 op1 不在有輸入，即 op1_add=0，直到進(jìn)入狀態(tài) s2,此時便描述了從按鍵被按下到按鍵再次彈起時的全過程。 當(dāng)沒有輸入時狀態(tài) s2繼續(xù)保持，如果繼續(xù)有操作符或者操作碼輸入時， op1_add=0，并由此進(jìn)入狀態(tài) s0. 在 s0 狀態(tài)下如果輸入的是操作符 +、 — 、 *、 /、 =,狀態(tài)進(jìn)入 s3則狀態(tài)機(jī) FSM 會把數(shù)據(jù)同時寫入到 op1 和 op2，即 oprand=sc,op1_load=1,op2_load=1,而此時轉(zhuǎn)入下一狀態(tài) s4，該過程中 op1 和 op2 不再接受數(shù)據(jù)，即 op1_add=0,op2_load=或者操作碼的輸入狀態(tài) s4繼續(xù)保持 ,否則進(jìn)入狀態(tài) s5 狀態(tài)下沒有輸入時狀態(tài)保持不變，當(dāng)再次有數(shù)字輸入時 op1 清零，進(jìn)入狀態(tài) s6，在 s6狀態(tài)下無條件轉(zhuǎn)向狀態(tài) s1. 4 至此整個電路進(jìn)到循環(huán)狀態(tài)之中。 方案二： 圖 21 fsm狀態(tài)轉(zhuǎn)移圖 圖 22 fsm模塊 Filter 模塊 在按鍵的過程中信號會不可避免的產(chǎn)生毛刺，這可能會影響到我們輸入的準(zhǔn)確性，所以我們在掃描鍵盤的后面緊接著加入了鍵盤去
畢業(yè)設(shè)計相關(guān)推薦
鄂ICP備17016276號-1