【文章內容簡介】 unter : OUT std_logic。 en_recorder : OUT std_logic。 transfer : OUT std_logic。 record_sel : OUT std_logic_vector(1 downto 0) )。 END COMPONENT。 15 Inputs signal clk : std_logic := 39。039。 signal rst_n : std_logic := 39。039。 signal start_stop : std_logic := 39。039。 signal record_button : std_logic := 39。039。 signal key1 : std_logic_vector(1 downto 0) := (others = 39。039。)。 signal mode : std_logic := 39。039。 signal key2 : std_logic_vector(1 downto 0) := (others = 39。039。)。 Outputs signal time_sel : std_logic_vector(1 downto 0)。 signal en_counter : std_logic。 signal en_recorder : std_logic。 signal transfer : std_logic。 signal record_sel : std_logic_vector(1 downto 0)。 Clock period definitions constant clk_period : time := 10 ns。 BEGIN Instantiate the Unit Under Test (UUT) uut: button PORT MAP ( clk = clk, rst_n = rst_n, start_stop = start_stop, record_button = record_button, key1 = key1, mode = mode, key2 = key2, time_sel = time_sel, en_counter = en_counter, en_recorder = en_recorder, transfer = transfer, record_sel = record_sel )。 Clock process definitions clk_process :process begin clk = 39。039。 wait for clk_period/2。 16 clk = 39。139。 wait for clk_period/2。 end process。 Stimulus process stim_proc1: process begin hold reset state for 100 ns. rst_n = 39。139。 start_stop = 39。039。 record_button = 39。039。 wait for 30 ns。 start_stop = 39。139。 wait for 30 ns。 start_stop = 39。039。 wait for 100 ns。 record_button = 39。139。 wait for 30 ns。 record_button = 39。039。 wait for 100 ns。 start_stop = 39。139。 wait for 30 ns。 start_stop = 39。039。 insert stimulus here wait。 end process。 stim_proc2: process begin hold reset state for 100 ns. key1 = 00。 mode = 39。039。 key2 = 10。 wait for 50 ns。 key1 = 01。 mode = not mode。 key2 = 11。 wait for 50 ns。 key1 = 10。 mode = not mode。 key2 = 00。 17 wait for 50 ns。 key1 = 11。 mode = not mode。 key2 = 01。 wait for 50 ns。 key1 = 00。 mode = not mode。 key2 = 10。 wait for 50 ns。 key1 = 00。 mode = not mode。 key2 = 11。 insert stimulus here wait。 end process。 END。 仿真結果 為 圖 button 仿真結果 由圖 分析，當 start_stop 按鍵按下，然后松開之后的下一個時鐘沿到來時，en_counter 就取反，從而控制 counter 模塊的計數(shù)；而每按下 record_button 之后，en_recordeer 就會產生一個脈沖，給 recorder 模塊一個記錄的信號；其余的都是緩存作用， transfer 對應 mode撥動開關的輸入， time_sel對應 key1 撥動開關的輸入， recorder_sel對應 key2 的輸入。 計數(shù) counter模塊 此模塊是用來計數(shù)時間的，可輸出天、時、分、秒、百分秒，可由 en來開始 /暫停計數(shù)。 VHDL 代碼 為： library IEEE。 use 。 entity counter is port( clk : in std_logic。 100hz 18 rst_n : in std_logic。 en : in std_logic。 開始 /暫停計數(shù) dayten : out integer range 0 to 3。 天數(shù)十位 dayge : out integer range 0 to 9。 天數(shù)個位 hourten : out integer range 0 to 2。 小時十位 hourge : out integer range 0 to 9。 小時個位 minten : out integer range 0 to 5。 分鐘十位 minge : out integer range 0 to 9。 分鐘個位 secten : out integer range 0 to 5。 秒十位 secge : out integer range 0 to 9。 秒個位 msecten : out integer range 0 to 9。 為 100ms msecge : out integer range 0 to 9 為 10ms )。 end counter。 architecture Behavioral of counter is begin process(clk,rst_n,en) variable vdayten : integer range 0 to 3 := 3。 variable vdayge : integer range 0 to 10 := 10。 variable vhourten : integer range 0 to 3 := 3。 variable vhourge : integer range 0 to 10 := 10。 variable vminten : integer range 0 to 6 := 6。 variable vminge : integer range 0 to 10 := 10。 variable vsecten : integer range 0 to 6 := 6。 variable vsecge : integer range 0 to 10 := 10。 variable vmsecten : integer range 0 to 10 := 10。 variable vmsecge : integer range 0 to 10 := 10。 begin if(rst_n = 39。039。) then vdayten := 3。 vdayge := 10。 vhourten := 3。 vhourge := 10。 vminten := 6。 vminge := 10。 vsecten := 6。 vsecge := 10。 vmsecten := 10。 vmsecge := 10。 else if(en = 39。139。) then if(clk39。 event and clk = 39。139。) then vmsecge := vmsecge 1。 19 if(vmsecge = 0) then vmsecge := 10。 vmsecten := vmsecten 1。 if(vmsecten = 0) then vmsecten := 10。 vsecge := vsecge 1。 if(vsecge = 0) then vsecge := 10。 vsecten := vsecten 1。 if(vsecten = 0) then vsecten := 6。 vminge := vminge 1。 if((vminge = 0)) then vminge := 10。 vminten := vminten 1。 if(vminten = 0) then vminten := 6。 vhourge := vhourge 1。 if((vhourge = 0) or ((vhourge = 6) and (vhourten = 1))) then vhourge := 10。 vhourten := vhourten 1。 if(vhourten = 0) then vhourten := 3。 vdayge := vdayge 1。 if(vdayge = 0) then vdayge := 10。 if(vdayten = 0) then vdayten := 3。 end if。 vdayten := vdayten 1。 end if。 end if。 end if。 end if。 end if。 end if。 end if。 end if。 end if。 end if。 end if。 end if。 20 msecge = 10 vmsecge。 msecten = 10 vmsecten。 secge = 10 vsecge。 secten = 6 vsecten。 minge = 10 vminge。 minten = 6 vminten。 hourge = 10 vhourge。 hourten = 3 vhourten