【文章內(nèi)容簡(jiǎn)介】 ELSIF(sel=010)THEN yyy=dd2。 END IF。 ELSIF(choice=010000)THEN IF(sel=000)THEN yyy=ee0。 ELSIF(sel=001)THEN yyy=ee1。 ELSIF(sel=010)THEN yyy=ee2。 END IF。 ELSIF(choice=100000)THEN IF(sel=000)THEN yyy=ff0。 ELSIF(sel=001)THEN yyy=ff1。 ELSIF(sel=010)THEN yyy=ff2。 END IF。 END IF。 IF(sel=011)THEN yyy=xx0。 ELSIF(sel=100)THEN yyy=xx1。 ELSIF(sel=101)THEN yyy=xx2。 END IF。 END PROCESS。 END rt1。 計(jì)分模塊： 設(shè)置一個(gè)計(jì)分電路，每組開始設(shè)置 100 分，由主持人計(jì)分，答對(duì)一次加 10 分，答錯(cuò)一次減 10 分。模塊如圖 9 所示。 圖 9 計(jì)分模塊圖 LIBRARY IEEE。 USE 。 USE 。 ENTITY score IS PORT( clr,sub,add,clk:IN STD_LOGIC。 choose:IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 aa0,aa1,aa2,bb0,bb1,bb2,cc0,cc1,cc2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 dd0,dd1,dd2,ee0,ee1,ee2,ff0,ff1,ff2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END score。 ARCHITECTURE rt1 OF score IS BEGIN PROCESS(choose,clk,add,sub) VARIABLE a1,a2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE b1,b2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE c1,c2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE d1,d2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE e1,e2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE f1,f2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF(clr=39。139。)THEN a2:=0001。a1:=0000。 置 100 b2:=0001。b1:=0000。 c2:=0001。c1:=0000。 d2:=0001。d1:=0000。 e2:=0001。e1:=0000。 f2:=0001。f1:=0000。 ELSIF(clk39。EVENT AND clk=39。139。)THEN IF(add=39。139。)THEN IF(choose=000001)THEN IF(a1=1001)THEN a1:=0000。 IF(a2=1001)THEN a2:=0000。 ELSE a2:=a2+39。139。 END IF。 ELSE a1:=a1+39。139。 END IF。 ELSIF(choose=000010)THEN IF(b1=1001)THEN b1:=0000。 IF(b2=1001)THEN 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 11 b2:=0000。 ELSE b2:=b2+39。139。 END IF。 ELSE b1:=b1+39。139。 END IF。 ELSIF(choose=000100)THEN IF(c1=1001)THEN c1:=0000。 IF(c2=1001)THEN c2:=0000。 ELSE c2:=c2+39。139。 END IF。 ELSE c1:=c1+39。139。 END IF。 ELSIF(choose=001000)THEN IF(d1=1001)THEN d1:=0000。 IF(d2=1001)THEN d2:=0000。 ELSE d2:=d2+39。139。 END IF。 ELSE d1:=d1+39。139。 END IF。 ELSIF(choose=010000)THEN IF(e1=1001)THEN e1:=0000。 IF(e2=1001)THEN e2:=0000。 ELSE e2:=e2+39。139。 END IF。 ELSE e1:=e1+39。139。 END IF。 ELSIF(choose=100000)THEN IF(f1=1001)THEN f1:=0000。 IF(f2=1001)THEN f2:=0000。 ELSE f2:=f2+39。139。 END IF。 ELSE f1:=f1+39。139。 END IF。 END IF。 ELSIF(sub=39。139。)THEN IF(choose=000001)THEN IF(a1=0000)THEN IF(a2=0000)THEN a1:=0000。 a2:=0000。 ELSE a1:=1001。 a2:=a239。139。 END IF。 ELSE a1:=a139。139。 END IF。 ELSIF(choose=000010)THEN IF(b1=0000)THEN IF(b2=0000)THEN b1:=0000。 b2:=0000。 ELSE b1:=1001。 b2:=b239。139。 END IF。 ELSE b1:=b139。139。 END IF。 ELSIF(choose=000100)THEN IF(c1=0000)THEN IF(c2=0000)THEN c1:=0000。 c2:=0000。 ELSE c1:=1001。 c2:=c239。139。 END IF。 ELSE c1:=c139。139。 END IF。 ELSIF(choose=001000)THEN 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 12 IF(d1=0000)THEN IF(d2=0000)THEN d1:=0000。 d2:=0000。 ELSE d1:=1001。 d2:=d239。139。 END IF。 ELSE d1:=d139。139。 END IF。 ELSIF(choose=010000)THEN IF(e1=0000)THEN IF(e2=0000)THEN e1:=0000。 e2:=0000。 ELSE e1:=1001。 e2:=e239。139。 END IF。 ELSE e1:=e139。139。 END IF。 ELSIF(choose=1000000)THEN IF(f1=0000)THEN IF(f2=0000)THEN f1:=0000。 f2:=0000。 ELSE f1:=1001。 f2:=f239。139。 END IF。 ELSE f1:=f139。139。 END IF。 END IF。 END IF。 END IF。 aa2=a2。aa1=a1。aa0=0000。 bb2=b2。bb1=b1。bb0=0000。 cc2=c2。cc1=c1。cc0=0000。 dd2=d2。dd1=d1。dd0=0000。 ee2=e2。ee1=e1。ee0=0000。 ff2=f2。ff1=f1。ff0=0000。 END PROCESS。 END rt1。（五）整體綜合模塊： 將以上的模塊整合到一起，生成整體電路。整體電路圖如圖 10 所示。 圖 10 整體電路 整體電路仿真圖，如圖 11 所示： 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 13 圖 11 整體電路仿真圖 結(jié)論 VHDL是一種用普通文本形式設(shè)計(jì)數(shù)字系統(tǒng)的硬件描述語(yǔ)言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，可以在任何文字處理軟件環(huán)境中編輯。除了含有許多具有硬件特征的語(yǔ)句外，其形式、描述風(fēng)格及語(yǔ)法十分類似于計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL程序?qū)⒁豁?xiàng)工程設(shè)計(jì)項(xiàng)目（或稱設(shè)計(jì)實(shí)體）分成描述外部端口信號(hào)的可視部分和描述端口信號(hào)之間邏輯關(guān)系的內(nèi)部不可視部分，這種將設(shè)計(jì)項(xiàng)目分成內(nèi)、外兩個(gè)部分的概念是硬件描述語(yǔ)言（ HDL）的基本特征。當(dāng)一個(gè)設(shè)計(jì)項(xiàng)目定義了外部界面（端口），在其內(nèi)部設(shè)計(jì)完成后，其他的設(shè)計(jì)就 可以利用外部端口直接調(diào)用這個(gè)項(xiàng)目。 基于 VHDL語(yǔ)言設(shè)計(jì)的 8路數(shù)字搶答器有其本身的優(yōu)點(diǎn)，更利于新功能的開發(fā)。 參考文獻(xiàn) 1．劉昌華等 編著，《數(shù)字邏輯 EDA設(shè)計(jì)與實(shí)踐》國(guó)防工業(yè)出版社， 2021 2．譚會(huì)生等 主編，《 EDA 技術(shù)及應(yīng)用》，西安電子科技大學(xué)出版社， 2021 3．潘松等 主編，《 EDA技術(shù)實(shí)用教程 》， 科學(xué) 出版社， 2021 4．雷伏容 主編，《 VHDL 電路設(shè)計(jì)》，清華大學(xué)出版社， 2021 5． Charles 等著，《數(shù)字系統(tǒng)設(shè)計(jì)與 VHDL》，電子工業(yè)出版社 6． 丁建偉 .《 搶答器電路設(shè)計(jì) 》 [J].蘭州工業(yè)高等專科學(xué)校學(xué)報(bào) ,2021,(04).1317. 7． 王冬梅 ,張建秋 .《 八路搶答器設(shè)計(jì)與實(shí)現(xiàn) 》 [J]. 佳木斯大學(xué)學(xué)報(bào) (自然科學(xué)版 ), 2021,(06).2226. 8． 蔡明生 ,黎福海 ,徐文玉 .《電子設(shè)計(jì)》 .北京 :高等教育出版社 .2021. 9． 王樹昆 ,趙曉巍 ,《 EDA 技術(shù)在教學(xué)中的應(yīng)用》 .吉林工程技術(shù)師范學(xué)院學(xué)報(bào) ,2021。19(9):47 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 14 大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 撰寫規(guī)范 本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究?jī)r(jià)值和實(shí)用價(jià)值的學(xué)術(shù)資料。它既是本科學(xué)生開始從事工程設(shè)計(jì)、科學(xué)實(shí)驗(yàn)和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對(duì)所進(jìn)行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資 格認(rèn)定的重要依據(jù)。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國(guó)家及各專業(yè)部門制定的有關(guān)標(biāo)準(zhǔn)，符合漢語(yǔ)語(yǔ)法規(guī)范。指導(dǎo)教師應(yīng)加強(qiáng)指導(dǎo)，嚴(yán)格把關(guān)。 論文結(jié)構(gòu)及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。 題目 論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論文的主要研究?jī)?nèi)容。不應(yīng)超過 25 字，原則上不得使用標(biāo)點(diǎn)符號(hào)，不設(shè)副標(biāo)題。 摘要與關(guān)鍵詞 摘要 本科生畢業(yè)設(shè)計(jì)（論文）的摘要均要求用中、英兩種文字給出，中文在前。 摘要應(yīng)扼要敘述論文的 研究目的、研究方法、研究?jī)?nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨(dú)立性和完整性，摘