【文章內(nèi)容簡(jiǎn)介】 與地之間連接大容量的濾波電容，靠近芯片的輸入引腳加小容量高頻電容以抑制芯片自激，輸出引腳端連接高頻電容以減小高頻噪聲。 C 2 310uFC 2 90 . 1 u FC 2 70 . 0 1 u FU6L M 7 8 1 2123VIGNDVOC 2 80 . 1 u FC 1 4220uFC 3 00 . 0 1 u FC 1 20 . 0 1 u F＋ 15 － 20VC 2 1470uFC 2 60 . 1 u FU7L M 7 8 0 5123VIGNDVOC 3 10 . 0 1 u F0圖 電源電路圖 21 各單元電路分別做在五塊 PCB板上，制版時(shí)，元器件排放盡可能靠近集成電路的管腳，特別是振蕩回路走線盡可能短，電路板空白處大面積接地，以減小分布參數(shù)對(duì)電路的影響，其中低通濾波器，壓控振蕩器和功率放大器做在一塊板子上，并用金屬盒屏蔽，以隔離數(shù)字電路部分產(chǎn)生的諧波，能有 效防止諧波頻率干擾，提高輸出信噪比。 功率放大電路的設(shè)計(jì) 功率放大電路如圖 。利用三極管 9018將壓控振蕩芯片 MC1648的 3腳輸出的電壓進(jìn)行放大，后級(jí)的三極管 3DA5109工作在丙類狀態(tài)，可以提高功率放大器的效率。 圖 功率放大電路圖 放大器效率可由式 。 ％＝ 100?EoutPP? () 其中 Pout為輸出功率， PE為電源消耗的功率。在輸出功率不變的情況下， PE越小，效率越 高。 VCO 輸出的電壓經(jīng)三極管 9018 后，通過(guò)可調(diào)電阻 R4形成一個(gè)交流電壓并聯(lián)負(fù)反饋，三極管 9018工作在甲類放大狀態(tài)，在頻率改變的情況下，電壓負(fù)反饋使輸出電壓 Uout1穩(wěn)定在 1V177。 。后一級(jí)電路可以進(jìn)一步提高放大器的工作效率。調(diào)整 C3和 L3的值，使得其諧振頻率為 30MHz，此時(shí)當(dāng)輸出接 50Ω 負(fù)載時(shí)，輸出電壓為 Uout2，調(diào)整電感 L3的抽頭，使 Uout2取得最大值，此時(shí)功率最大。調(diào)整放大管 3DA5109的導(dǎo)通角 θ =70176。 左右，可以提高功放的效率。為了防止失真過(guò)大，輸出端采用并聯(lián)諧振回路。當(dāng)負(fù)載為容性時(shí)， 采用串聯(lián)諧振回路。 22 這樣可以使輸出功率和效率都達(dá)到最大值。 在該電路中，要保持輸出電壓 Uout1穩(wěn)定在 1V177。，需要增加一個(gè)自動(dòng)增益負(fù)反饋電路（ AGC）。輸出電壓 Uout1和壓控振蕩芯片 MC1648 的第 5腳相連。 峰 峰值檢測(cè)顯示電路的設(shè)計(jì) 該電路由一個(gè)二極管 2AP30和一個(gè)電容構(gòu)成。其原理圖如 。輸入電壓加到該電路中，正半周時(shí)二極管導(dǎo)通，對(duì)電容充電，對(duì)應(yīng)一個(gè)電壓值；負(fù)半周時(shí)二極管截止，電容放電。因充電時(shí)間小，而放電時(shí)間常數(shù)很大，故運(yùn)放輸入端加進(jìn)的是一個(gè)脈動(dòng)直流源。經(jīng)直流放大器后，輸出 一個(gè)大約幾伏的直流電壓 U0。 U0 與給出峰 峰值電壓的關(guān)系曲線通過(guò)實(shí)驗(yàn)得到，如圖 （ b）所示。然后將輸出電壓經(jīng) AD 轉(zhuǎn)換后送入 FPGA 就可以直接測(cè)得電壓峰 峰值。 (a) 峰 峰值測(cè)量電路 (b) Uo － Vpp 曲線 圖 峰 峰值測(cè)量原理 立體聲模塊的設(shè)計(jì) 立體聲發(fā)射芯片 BA1404 是該設(shè)計(jì)的核心部分，內(nèi)部結(jié)構(gòu)方框圖如圖 。它主要由前置音頻放大器 (AMP)，立體聲調(diào)制器 (MPX)， FM調(diào)制器及射頻放大器組成。 圖 BA1404內(nèi)部結(jié)構(gòu)方框圖 該芯片 采用低電壓、低功耗設(shè)計(jì)，電壓在 1V至 3V間 ，典型值為 ： 最大功耗 500mW，靜 23 態(tài)電流為 3mA。 左右聲道各通過(guò)一個(gè)時(shí)間系數(shù)為 50μs 的預(yù)加重電路把音頻信號(hào)輸入到BA1404內(nèi)部。利用內(nèi)部參考電壓改變變?nèi)荻O管的電容值，從而實(shí)現(xiàn)頻率調(diào)整。其中 7腳之間接一個(gè) 38KHz的晶振，電路圖如圖 。 圖 立體聲模塊電路圖 頻率的計(jì)算 VCO 輸出頻率 的范圍是 14～ 45MHz。首先應(yīng)確定參考頻率 fr, ， fr為步長(zhǎng)（頻率間隔）的整數(shù)倍。頻率間隔 fr’ 可由式 。 Rff rr ?39。 () 由于 R值是固定的，只能從 8個(gè)參考值中選擇，采用 。對(duì)其進(jìn)行247。 R分頻。 R取 2048，進(jìn)行分頻得到 5kHz 的脈沖信號(hào)作為頻率間隔 fr’ 。該值可通過(guò) FPGA改變。 由 fr 確定的 N值和 A值的范圍應(yīng)該在 MC145152范圍內(nèi)（ A的范圍 0～ 63， N的范圍 0～1023），并 且必須滿足 N＞ A。采用吞咽脈沖計(jì)數(shù)的方式，式 。只要 N＞ A，盡管 P為固定值，但合理選擇 N和 A的值， ∑即可連續(xù)。 24 APNPANPA ?????? )()1(＝ () 此時(shí) fc 被鎖定在： ? ? rc fAPNf ??? () 其中 N為 0～ 1023； A為 0～ 63； P=64(由 MC12022確定 )。 現(xiàn)舉例計(jì)算確定 A、 N 的值，使輸出頻率為 fc=5MHz，步長(zhǎng) fr’ = 5KHz (前面已經(jīng)給出計(jì)算過(guò)程 )。由式 計(jì)算可得（ PN+A） =5M247。 5K=1000， 1000247。 64=。由此可得，N=15,A= 64=40。通過(guò)此方法可以方便的算出每個(gè)頻率對(duì)應(yīng)的參數(shù)。 3. 軟件設(shè)計(jì) 軟件設(shè)計(jì)的關(guān)鍵是對(duì) PLL芯片 MC145152的控制以及測(cè)頻顯示。軟件實(shí)現(xiàn)的功能是： ① 設(shè)定頻率間隔 fr 247。 R，即確定調(diào)頻步進(jìn)； ② 設(shè)定分頻系數(shù) A、 N的值，以得到需要的輸出頻率； ③ 測(cè)量輸出頻率并顯示； ④ 顯示時(shí)間； ⑤ 控制 ADC0809的工作； ⑥ 產(chǎn)生自制音源； ⑦ 驅(qū)動(dòng)液晶顯示器； MC145152的控制和顯示部分的程 序設(shè)計(jì) 相關(guān)軟件采用 VHDL硬件描述語(yǔ)言編寫。 VHDL是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，成為 IEEE標(biāo)準(zhǔn)。利用它，硬件的功能描述可完全在軟件上實(shí)現(xiàn)。它支持自頂向下（ Top Down）和基于庫(kù)（ Library Based）的設(shè)計(jì)方法，支持同步電路、異步電路、 FPGA以及隨機(jī)電路的設(shè)計(jì)，范圍很廣，語(yǔ)言的語(yǔ)法比較嚴(yán)格，給閱讀和使用都帶來(lái)極大好處。 圖 為軟件設(shè)計(jì)流程圖。選用晶振頻率為 ，首先確定其頻率間隔，對(duì)其 進(jìn)行247。 R 分頻，若 R 取 2048，得到頻率間隔為 5kHz。 這樣改變計(jì)數(shù)方法，可以使調(diào)頻 步進(jìn)分別為 5kHz， 100kHz和 500kHz。分為三個(gè)檔，若選擇的檔位不同， A、 N值的計(jì)算可由前述的公式來(lái)完成，但是在編程過(guò)程中并不是將該算法存入程序，而是尋找到 A、 N 的變化規(guī)律，找到簡(jiǎn)單的計(jì)算方法。表 31 為步進(jìn)不同時(shí)分別對(duì)應(yīng)的 A、 N值，限于篇幅，只取其中一部分，通過(guò)觀察可發(fā)現(xiàn)其變化規(guī)律。頻率范圍 14～ 45MHz。 A、 N的初始值為 16和 31。圖32 為參數(shù)計(jì)算的流程圖。當(dāng)步進(jìn)分別為 1kHz、 10kHz、 100kHz 時(shí)， A 的值分別增加 10 25 和 36，由于 A值的范圍是 0～ 63，而且必須滿足 NA的條件，所以 當(dāng) A 值大于 63 時(shí)， A值變?yōu)?A－ 64。圖 。其中的參數(shù)計(jì)算規(guī)律在圖 流程圖中列出。在程序設(shè)計(jì)中，不需要將每個(gè)變化都存入 FPGA，而是使用一個(gè)變量 fa，其值分別對(duì)應(yīng)不同的步進(jìn)取值為 20或 36，選擇檔位不同， fa就取相應(yīng)的值即可。這樣節(jié)省了系統(tǒng)資源，可根據(jù)設(shè)定頻率確定 A、 N值并送到 MC145152中。程序詳見(jiàn)附錄。 表 31 頻率間隔為 5KHz， 100KHz， 500KHz 時(shí)對(duì)應(yīng)的 A、 N 值例表（部分） 5KHz A值 N值 100KHz A值 N值 500KHz A值 N值 48 93 4 94 20 95 49 93 24 94 56 96 50 93 44 94 28 98 51 93 0 95 0 100 52 93 20 95 36 101 53 93 40 95 8 103 54 93 60 95 44 104 55 93 16 96 16 106 56 93 36 96 52 107 57 93 56 96 24 109 58 93 12 97 60 110 26 圖 軟件設(shè)計(jì)流程圖 圖 參數(shù)計(jì)算流程圖 27 頻率測(cè)量部分的程序設(shè)計(jì) 頻率測(cè)量是對(duì)設(shè)定的輸出頻率進(jìn)行實(shí)時(shí)測(cè)定并顯示。相關(guān)軟件利用 VHDL 語(yǔ)言來(lái)編寫。該程序包括 4個(gè)模塊：分頻器、測(cè)頻控制器、計(jì)數(shù)器和鎖存器。最終將測(cè)得的數(shù)據(jù)鎖存后送到液晶顯示出來(lái)。圖 。利用計(jì)數(shù)器對(duì)被測(cè)頻率脈沖計(jì)數(shù)，當(dāng)時(shí)鐘周期為1S時(shí)測(cè)得的脈沖個(gè)數(shù)即為所測(cè)頻率。由于采用的實(shí)驗(yàn)小板的晶振是 50MHz，首先對(duì)其分頻，得到一個(gè) 1KHz 的時(shí)鐘信號(hào)作為測(cè)頻控制器的時(shí)鐘信號(hào)。而測(cè)頻控制器是為了完成自動(dòng)測(cè)頻而設(shè)計(jì)的。它控制計(jì)數(shù)器的工作，使其計(jì)數(shù)周期為 1S,1S之后就停止計(jì)數(shù)，將此時(shí)的計(jì)數(shù)值送入鎖存器鎖存，同時(shí)對(duì)計(jì)數(shù)器清零，開(kāi)始下一個(gè)周期的計(jì)數(shù)，該計(jì)數(shù)值就是測(cè)得的頻 率。該控制器產(chǎn)生三個(gè)控制信號(hào)： t_en。rst_t。load分別作為計(jì)數(shù)器的使能、清零和鎖存器的使能信號(hào)，完成測(cè)頻三步曲：計(jì)數(shù)、鎖存和清零。程序詳見(jiàn)附錄。 圖 頻率測(cè)量原理框圖 ADC0809 的控制程序設(shè)計(jì) 相關(guān)軟件用 VHDL硬件描述語(yǔ)言編寫。 程序設(shè)計(jì)主要是對(duì) ADC0809的工作時(shí)序進(jìn)行控制。ADC0809是八位 MOS型 A/D轉(zhuǎn)換器，可實(shí)現(xiàn) 8路模擬信號(hào)的分時(shí)采集，片內(nèi)有 8路模擬選通開(kāi)關(guān)，以及相應(yīng)的通道地址鎖存用譯碼電路，其轉(zhuǎn)換 時(shí)間為 100μ s。 START是轉(zhuǎn)換啟動(dòng)信號(hào)，高電平有效； ALE是 3位通道選擇地址（ ADDA,ADDB,ADDC）信號(hào)的鎖存信號(hào)。當(dāng)模擬量送至某一輸入端時(shí)（如 IN1 或 IN2等），由 3位地址信號(hào)選擇，而地址信號(hào)由 ALE 鎖存； EOC當(dāng)啟動(dòng)轉(zhuǎn)換約 100μ s后， EOC產(chǎn)生一個(gè)負(fù)脈沖，以示轉(zhuǎn)換結(jié)束；在 EOC的上升沿，若使輸出使能信號(hào) OE 為高電平，則控制打開(kāi)三態(tài)緩沖器，把轉(zhuǎn)換好的 8位數(shù)據(jù)結(jié)構(gòu)輸至數(shù)據(jù)總線。至此 ADC0809的一次轉(zhuǎn)換結(jié)束。 28 (a)ADC0809 引腳圖 (b) ADC0809 工作時(shí)序圖 圖 ADC0809 引腳和工作時(shí)序圖 采用狀態(tài)機(jī)來(lái)設(shè)計(jì) ADC0809的控制程序。其狀態(tài)轉(zhuǎn)換圖如圖 所示。一共分為 6個(gè)狀態(tài)。從圖中可以清晰的地看出 ADC0809的工作過(guò)程。設(shè)計(jì)程序詳見(jiàn)附錄。 圖 ADC0809 控制程序狀態(tài)轉(zhuǎn)換圖 液晶顯示驅(qū)動(dòng)的程序設(shè)計(jì) 3． 4． 1 系統(tǒng)設(shè)計(jì) 該部分程序用 VHDL 硬件描述語(yǔ)言編寫。利用液晶顯示屏來(lái)顯示設(shè)定頻率、實(shí)測(cè)頻率、電壓峰 峰值、時(shí)間和自制音源中存儲(chǔ)的 曲目。采用的液晶是 MDLS系列 字符型液晶顯示模塊（ LCM）。 LCM由字符型液晶顯示屏（ LCD），控制驅(qū)動(dòng)電路 HD44780及其擴(kuò)展驅(qū)動(dòng)電路 HD44100等組成。 HD44780是字符型液晶顯示模塊的控制器。分為控制部分和驅(qū)動(dòng)部分，控制部分產(chǎn)生其內(nèi)部工作時(shí)鐘，控制著各個(gè)功能電路的工作，管理著字符發(fā)生器 CGRAM和 CGROM，顯示存儲(chǔ)器 DDRAM。其中 CGROM為已固化好的字模庫(kù)， CGRAM為可隨時(shí)定義的字符字模庫(kù)，根據(jù)用戶不同的定義可調(diào)出所需要顯示的字符。圖 FPGA與液晶顯示模塊的接口圖。 Vdd 29 是 +5V 邏輯電源 ,V0 是液晶驅(qū)動(dòng)電源 ,Vss是電源地 .。 D7～ D0 為數(shù)據(jù)總線，接收來(lái)自外部的數(shù)據(jù)。 RS 為寄存器選擇， RS=‘ 0’時(shí)取指令， RS＝‘ 1’時(shí)取數(shù)據(jù)。 R/W 為數(shù)據(jù)操作選擇，為 1 時(shí)是讀操作，為 0 時(shí)為寫操作。 E 是使能信號(hào)，為 1時(shí)整個(gè)系統(tǒng)才開(kāi)始工作。 HD44780有 8 條指令，指令格式非常簡(jiǎn)單，利用 FPGA 驅(qū)動(dòng)字符型液晶顯示模塊主要是對(duì)這 8條指令進(jìn)行控制。 圖 FPGA 與液晶顯示模塊接口圖 系統(tǒng)設(shè)計(jì)包含 FPGA 和字符型液晶顯示模塊兩部分。 FPGA 的設(shè)計(jì)主要包含時(shí)鐘模塊（ clock）、液晶顯示器 譯碼模塊（ lcd_decoder）和液晶顯示器驅(qū)動(dòng)模塊（ lcd_driver）。時(shí)鐘模塊（ clock） 是對(duì)顯示時(shí)間的預(yù)置，即液晶顯示器顯示的內(nèi)容。液晶顯示器譯碼模塊（ lcd_decoder）是把輸入的時(shí)間譯成與之對(duì)應(yīng)的液晶顯示器的專用二進(jìn)制代碼。例如：要在液晶顯示屏幕上顯示數(shù)字 3，必須把 3譯碼成二進(jìn)制代碼 00110011，才能在顯示屏幕上得到所需顯示的數(shù)據(jù)。液晶顯示器驅(qū)動(dòng)模塊（ lcd_driver）驅(qū)動(dòng)液晶顯示器模塊。 FPGA 內(nèi)部電路原理圖如圖 。 30 圖 FPGA 內(nèi)部電路原理圖 FPGA 內(nèi)部電路的工作流程是 :首先