【文章內(nèi)容簡介】 訪問外部數(shù)據(jù)存儲器時，這兩次有效的 PSEN 信號將不出現(xiàn)。在從內(nèi)部程序存儲器取指令時 PSEN 不工作。 PSEN可以驅(qū)動（吸收或輸出電流）八個 LSTTL 邏輯電路的輸入端，它沒有外部上拉可以驅(qū)動 CMOS 輸入端。 （ 4） EA 當 EA保持高電平時， cpu 訪問內(nèi)部程序存儲器，但在 PC（程序計數(shù)器）值超過 0FFFH（ 8031）或 1FFFH（ 8052）時，將自動轉(zhuǎn)向執(zhí)行外部程序存儲器內(nèi)的程序。 當 EA保持低電平時， cpu 只訪問外部程序存儲器，不管是否有內(nèi)部程序存儲器。 EA必須不能懸空 外接晶體引腳 XTAL1 和 XTAL2 XTAL1 接外部晶體的一個引腳。在單片機內(nèi)部，他是一個反相放大器構成的振蕩電路的輸入端，這個放大器構成了片內(nèi)振蕩器。當外部振蕩器工作時，此引腳作為驅(qū)動端接收外部振蕩器信號。 XTAL2接外部晶體的另一端。在單片機內(nèi)部，他是一個反相放大器構成的振蕩電路的輸出端，當外部振蕩器工作時，此引腳應懸空。 (五 )、待機和掉電方式處理 圖 3— 6 介紹了內(nèi)部待機和掉電方式時鐘結構，圖表明，掉電方式使振蕩器停止工作，待機方式語序中斷、串行口、定時器在 cpu 的時鐘關閉時，繼續(xù)執(zhí)行其功能。這些特殊方式被經(jīng)過特殊功能寄存器軟件 PCON（電源控制）所激活，它的硬件地址是 87H， PCON 沒有位尋址功能。 16 圖 3— 6 待機和掉電方式硬件圖 PCON：電源控制寄存器 (MSB) (LSB) 本設計中并沒有應用到待機方式和掉電方式，所以這里不做詳細說明了，而且電源控制寄存器的后幾個標志符也就沒有發(fā)揮其作用，但系統(tǒng)應用到了串行口方式，所以 SMOD 標志符保留其功能。 表 3— 1 電源控制寄存器功能表 標志符 位置 名稱及功能 SMOD 雙波特率選擇位， SMOD=1，在串行口方式 1， 2， 3情況下波特率提高一倍 一 無定義 一 無定義 一 無定義 GF1 通用標志位 GF0 通用標志位 PD 掉電方式位 ,設置該位來激活掉電方式工作 IDL 待機方式位 ,設置該位來激活待機方式工作 如果將 PD 和 IDL 同時置 1，先進入掉電方式。單片機復位時， PCON 的狀態(tài)為（ 000x0000） 時鐘停止方式 靜態(tài)標志， TSC80C31/80C51 時鐘速度能減少到 0MHz 而不丟失存儲器和寄存器中的任何數(shù)據(jù)，這種方式允許按步使用，而且允許通過將時鐘頻率降低到任意值來減少系統(tǒng)能量消耗。在 0MHz，能量消耗和在掉電方式下是相 同的 SMOD GF1 GF0 PD IDL 17 （六）、振蕩器特點 一個用于構成振蕩器的反相放大器，引腳 XTAL1 和 XTAL2 分別是放大器的輸入端，如圖 37 所示，使用石英晶體或陶瓷諧振器。 圖 3— 7 石英晶體振蕩器 采用外部時鐘方式，外部信號接至 XTAL1，而 XTAL2 可處于不接狀態(tài)如圖 6所示，外部振蕩信號通過一個 2 分頻的觸發(fā)器而成為內(nèi)部時鐘信號，對外部信號的占空比沒有什么要求，但在具體的數(shù)據(jù)菜單上高電平持續(xù)時間和低電平持續(xù)時間必須注意。 圖 3— 8 外部振蕩信號結構圖 這里我們 選擇內(nèi)部時鐘方式， 12MHz 的晶體振蕩器 如圖 37[2][9] 二、 最小應用系統(tǒng) 能維持單片機運行的最簡單配置的系統(tǒng)。這種系統(tǒng)成本低廉、結構簡單，常常構成一些簡單的控制系統(tǒng)，如開關狀態(tài)的輸入 /輸出控制等。 對于片內(nèi)有 ROM/EPROM/FLASH RAM 的單片機，構成最小應用系統(tǒng)時，只要將單片機接上時鐘電路、復位電路和電源即可，如圖所示 XTAL1 P0 P1 XTAL2 P2 P3 RST 89S51 EA XTAL1 ~ XTAL2 89S51 RST ALE ~ PSENEA 地址 鎖存 EPROM 18 圖 89S51 單片機最小應用系統(tǒng) 由于集成度的限制，這種最小應用系統(tǒng)只能用作一些小型的控制單元。其應用特點是： ①有可供用戶使用的大量 I/O 口線， P0、 P P P3 都可用作用戶 I/O 口用。由于沒有外部存儲器擴展， EA 應接高電平。 ②內(nèi)部存儲器容量有限（只有 4KB 地址空間）。 ③應用系統(tǒng)開發(fā)具有特殊性。由于這類應用系統(tǒng)應用程序量不大，外電路簡單，因而采用模擬開發(fā)手段較好。 對于片內(nèi)無 ROM/EPROM/FLASH RAM 的單片機，其最小系統(tǒng)除了外部配置時鐘電路、復位電路和電源外，還應在片外擴展 EPROM、 EEPROM 作為程序存儲器用，如圖 3（ b）所示， EA 應 接地。 三、地址鎖存器 由于單片機的 P0 口是分時復用的地址 /數(shù)據(jù)總線，因此在進行程序存儲器擴展時，必須利用地址所存器將地址信號從地址 /數(shù)據(jù)總線中分離開來。 74HC573 包含八進制 3 態(tài)非反轉(zhuǎn)透明鎖存器， [span]是一種高性能硅門CMOS[span]器件。 [span]SL74HC573 跟 LS/AL573 的管腳一樣。器件的輸入是和標準 CMOS 輸出兼容的，加上拉電阻他們能和 LS/ALSTTL 輸出兼容。 輸入是和標準 CMOS 輸出兼容的；加上拉 電阻 ，他們能和 LS/ALSTTL 輸出兼容。當鎖存使能端 LE 為高時，這些器件的鎖存對于數(shù)據(jù)是透明的（也就是說輸出同步）。當鎖存使能變低時，符合建立時間和保持時間的數(shù)據(jù)會被鎖存。 \u36755X 出能直接接到 CMOS， NMOS 和 TTL 接口上 \u25805X 作 電壓 范圍： ~ \u20302X 輸入電流： CMOS 器件的高噪聲抵抗特性 三態(tài)總線驅(qū)動輸出 置數(shù)全并行存取 緩沖控制輸入 使能輸入有改善抗擾度的滯后作用 原理說明： M54HC563/74HC563/M54HC573/74HC573 的八個鎖存器都是透明的 D 型鎖存器，當使能（ G）為高時， Q 輸出 將隨數(shù)據(jù)（ D）輸入而變。當使能為低時，輸出將鎖存在已建立的數(shù)據(jù)電平上。輸出控制不影響鎖存器的內(nèi)部工作，即老數(shù)據(jù)可以保持，甚至當輸出被關閉時， 新的數(shù)據(jù)也可以置入。這種電路可以驅(qū)動大 電容 或低阻抗負載，可以直接與系 19 統(tǒng)總線接口并驅(qū)動總線，而不需要外接口。特別適用于緩沖寄存器， I/O 通道，雙向總線驅(qū)動器和工作寄存器。 數(shù)據(jù)鎖存 當輸入的數(shù)據(jù)消失時，在芯片的輸出端，數(shù)據(jù)仍然保持； 這個概念在并行數(shù)據(jù)擴展中經(jīng)常使用到。 74HC573 引腳圖 1 腳三態(tài)允許控制端低電平有效 1D~8D 為數(shù)據(jù)輸入端 1Q~8Q 為數(shù)據(jù)輸出端 LE 為鎖存控制端 四、外部數(shù)據(jù)存儲器的擴展原理 單片機擴展外部 RAM 的電路原理如圖 3— 12 所示： 20 圖 3— 12 擴展外部 RAM 電路原理圖 從圖可以看出：數(shù)據(jù)存儲器只使用 WR 、 RD 控制線而不用 PSEN 。正因為如此，數(shù)據(jù)存儲器與程序存儲器地址可完全重疊，均為 0000H~FFFFH，但數(shù)據(jù)存儲器與 I/O 口及外圍設備是統(tǒng)一編址的，即任何擴展的 I/O 以及外圍設備均占用數(shù)據(jù)存儲器地址。在圖中， P0 口為 RAM 的復用地址 /數(shù)據(jù)線， P2 口的三根線用于對 RAM 進行頁面址。 在對外部 RAM 讀 /寫期間， CPU 產(chǎn)生 RD / WR 信號。 本設計選用 62256靜態(tài) RAM，它是 32K*8位的靜態(tài)隨機存儲器芯片，它采用 CMOS工藝制造，單一 +5V 供電，額定功耗 200mW，典型存取時間 200ns。為 28 線雙列直插式封裝，其管腳配置如圖 313 所示， 圖 313 62256 引腳圖 21 各引腳定義如下： A0~A14為片內(nèi) 15 位地址線； I/O0~IO7 為雙向數(shù)據(jù)線， CE 為片選信號線； OE為讀允許信號線； WE 為寫信號線。在設計中，它的取址范圍是 0000H～ 7FFFH。 第三節(jié) 數(shù)據(jù)輸出電路 以 24 區(qū)中的一區(qū)為例，向移位寄存器內(nèi)輸入數(shù)據(jù)的總體思想是通過 3 片 74LS273 鎖存不同地址的數(shù)據(jù)。由 74LS138 譯碼器進行片選，逐個選通 74LS273 鎖存器，達到向寄存器輸入 24 位數(shù)據(jù)的目的。 由于 74LS273 是帶清除端 CLR 的八 D 觸發(fā)器，只有當清除端為高電平時才具有鎖存功能，所以將鎖存器 74LS273 的 CLR 引腳分別接高電平，使其保持具有鎖存功能。因為 74LS273 的 CLK 引腳是鎖存的控制端，在上升沿鎖存，所以使用 74LS138譯碼器通過輸出端高低電平的變化控制 CLK 的電平的上升、下降，達到控制鎖存的目的。 地址輸入端由 A1 A1 A13 控制， 74LS138 有 3 個附加的控制端 S S2 、和 S3 ，當 S1= S2 +S3 =0 時， Gs 輸出為高電平（ S=1），譯碼器處于工作狀態(tài)，否則，譯碼器被禁止，所有的輸出端被封鎖在高電平，故將 S2 ， S3 接地， S1 接 VCC，其功能表如下： 表 3— 2 3 線 — 8線譯碼器 74LS138 的功能表 輸入 輸出 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 * 1 1 1 1 1 1 1 1 * 1 0 0 0 0 0 0 0 0 * * 0 0 0 0 1 1 1 1 * * 0 0 1 1 0 0 1 1 * * 0 1 0 1 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 22 在選片上我們的具體做法是：將 74LS138 譯碼器的三個輸出端（這里我們只對三個 74LS273 芯片進行片選，所以可以是任意三個輸出端，我們選用 Y4 Y5 Y6 ）分別接到三個或門的輸入端，或門的另一端接低電平信號，我們這里接 WR 。從上表可以知道， 3— 8譯碼器沒有選通是輸出端全都是 1，所以經(jīng)過或門后 273 鎖存器不工作，當 3— 8 譯碼器輸入 100 時， Y4 為 0，其他端為 1，經(jīng)過或門變?yōu)榈碗娖疆a(chǎn)生一個下降沿，在將 3— 8 譯碼器輸入 111，使 Y4 為 1，經(jīng)過或門變?yōu)楦唠娖疆a(chǎn)生一個上升沿，故第一片 273 鎖存器鎖存 8位數(shù)據(jù)；當 3— 8 譯碼器輸入 101 時， Y5 為 0，其他端為 1，對于 Y5 來說產(chǎn)生了一個下降沿，將 3— 8 譯碼器輸入 111時， Y5 為 1，經(jīng)過或門產(chǎn)生了一個上升 沿，第二片 273 鎖存器鎖存 8 位數(shù)據(jù)；依次類推，當 3— 8 譯碼器先后輸入 110 和 111 后， Y6 端產(chǎn)生一個上升沿，第三片23 鎖存器鎖存 8 位數(shù)據(jù)。 譯碼器的地址輸入端與 P2 P2 P25 相連，取值分別為 100、 10 110 所以他的地址范圍是 8000H~8FFFH、 A000H~AFFFH、 C000H~CFFFH。 因為每一位數(shù)據(jù)信號通過移位寄存器要控制發(fā)光二極管的亮滅，單憑芯片的驅(qū)動能力是遠遠不夠的，所以，我們在鎖存器的每一個輸出端連接一個 74F07OC 門，它是 6位驅(qū)動 器，為 LED 提供一定的驅(qū)動電流。 OC 門又稱為集電極開路的門電路，能驅(qū)動較大電流。因為系統(tǒng)中這種門電路工作在開路， 所以每一個 74F07 需要接一個上拉電阻， 1K 阻值的電阻即達到其要求。因為每個區(qū)的移位寄存器是與其他 23個區(qū)的移位寄存器并聯(lián)，所以在送給一個區(qū)數(shù)據(jù)的同時也將這 24 位數(shù)據(jù)送給另外23 個區(qū)，只不過在給一個區(qū)送數(shù)據(jù)的時候，其他 23個區(qū)沒有移位脈沖，不保存數(shù)據(jù)，當一個區(qū)送完數(shù)據(jù)而完成這一塊的顯示更新時，新的 24位數(shù)據(jù)送入下一個區(qū)，而將最初送入的數(shù)據(jù)覆蓋，因此并不影響下一個區(qū)數(shù)據(jù)的移位，依此方式傳送數(shù)據(jù)。 而 將最初送入的數(shù)據(jù)覆蓋，因此并不影響下一個區(qū)數(shù)