【文章內(nèi)容簡介】 時(shí)鐘綜合，還具有降 低抖動(dòng)和實(shí)現(xiàn)過濾功能。 嵌入式塊 RAM（ BRAM）。大多數(shù) FPGA 都具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA的應(yīng)用范圍和靈活性。 BRAM 可被配置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲器 （ CAM）以及 FIFO 等常用存儲結(jié)構(gòu)。 CAM 存儲器在其內(nèi)部的每個(gè)存儲單元中都有一個(gè)比較邏輯，寫入 CAM 中的數(shù)據(jù)會(huì)和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊 RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。 豐富的布線資 源。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位 /置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號和第二全局時(shí)鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號線。 布 線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動(dòng)能力和傳輸速度。 底層內(nèi)嵌功能單元。 內(nèi)嵌功能模塊主要指延遲鎖定環(huán)（ DLL）、相位鎖定換（ PLL）、數(shù)字信號處理器（ DSP）和中央處理單元（ CPU）等軟處理核（ SoftCore）?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設(shè)計(jì)工具，使其具備了COUT SHIFT CIN CIN COUT Switch Matrix Slice X1Y1 Slice X1Y0 Slice X1Y0 Slice X1Y1 TBUF X0Y1 TBUF X0Y0 快速連接 到鄰近區(qū) 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 6 軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向 SOC 平臺過渡。 DLL 和 PLL 具有類似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以及占空比調(diào)整和移相等功能。 PLL 和DLL 可以通過 IP 核生成的工具方便地進(jìn)行管理和配置。 內(nèi)嵌專用硬核。 內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指 FPGA 處理能力強(qiáng)大的硬核（ Hard Core），等效于 ASIC 電路。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的 FPGA 內(nèi)部都集成了串并收發(fā)器（ SERDES），可以達(dá)到數(shù)十 Gbps 的收發(fā)速度。 FPGA 的應(yīng)用 FPGA 器件自身的高度靈活性使得它的應(yīng)用范圍極其廣泛。目前在電子信息領(lǐng)域，F(xiàn)PGA 的應(yīng)用表現(xiàn)在以下幾個(gè)方面 [1113]。 FPGA 在邏輯控制電路中的應(yīng)用。這應(yīng)該是 FPGA 最基本的應(yīng)用，通過對 FPGA 的邏輯編程，可以輕易生 成任意組合邏輯電路的時(shí)序，對邏輯電路中的其他芯片起控制作用。 FPGA 在數(shù)字信號處理技術(shù)中有重大應(yīng)用。由于 FPGA 具有強(qiáng)大的運(yùn)算和數(shù)據(jù)處理能力，故當(dāng)今基于 FPGA 的數(shù)字信號處理能夠很好地解決一些無法簡單運(yùn)用 DSP 處理的問題，數(shù)字信號處理中常須用到的一些模塊如乘法器、除法器、濾波器、延時(shí)器、鎖相器、比較器等等在 FPGA 中都能很容易的實(shí)現(xiàn)。因此數(shù)字信號處理中常見的復(fù)雜計(jì)算如傅里葉變換、拉普拉斯變換等都可輕易解決。此外，在一些特定場合， FPGA 對 DSP 也有很好的輔助作用。 FPGA 在微機(jī)系統(tǒng)中的應(yīng)用。由于 FPGA 豐富的 I/O 口資源和強(qiáng)大的模塊化功能，使得其幾乎可以取代微機(jī)系統(tǒng)中現(xiàn)有的全部微機(jī)接口芯片，實(shí)現(xiàn)微機(jī)系統(tǒng)中的總線控制、地址譯碼、中斷和 DMA 控制、 DRAM 管理和 I/O 接口電路功能。并且，利用 FPGA 可把微機(jī)系統(tǒng)的功能集成在同一芯片中，實(shí)現(xiàn) “功能集成 ”。 此外， FPGA 可用于產(chǎn)品設(shè)計(jì)上 [14]。 FPGA 因?yàn)榫邆浣涌?，控制，功?IP，內(nèi)嵌 CPU等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)。因此，在產(chǎn)品設(shè)計(jì)領(lǐng)域， FPGA 前景廣闊。 FPGA 開發(fā)過程 對于基于 FPGA 的系統(tǒng)，其開發(fā)過 程有分析設(shè)計(jì)， EDA 仿真設(shè)計(jì)等步驟，具體如下圖所示。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 7 圖 5 FPGA 開發(fā)分析流程 圖 6 軟件平臺上的開發(fā)流程 Cyclone II 系列芯片 此次系統(tǒng)設(shè)計(jì)的核心芯片就是 Cyclone II 系列的 FPGA 芯片。 Cyclone II 采用全銅層、低 K 值、 伏 SRAM 工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。采用 300 毫米晶圓，以 TSMC 成功的 90nm 工藝技術(shù)為基礎(chǔ)， 如圖 7 所示。 任務(wù)分析，確定系統(tǒng)邏輯功能 權(quán)衡比較，選定功能實(shí)現(xiàn)算法 邏輯劃分，繪制系統(tǒng)結(jié)構(gòu)框圖 選擇器件，完成 EDA工 程設(shè)計(jì) 化整為零，逐個(gè)設(shè)計(jì)功能模塊 設(shè)計(jì)輸入 綜 合 FPGA/CPLD適配 FPGA/CPLD編程下載 在線測試 時(shí)序仿真 功能仿真 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 8 圖 7 CycloneII 系列 FPGA 的內(nèi)部結(jié)構(gòu)示意圖 器件主要由以行列形式排列的邏輯陣列塊 (Logic Array Block,LAB)、嵌入式存儲器塊及嵌入式乘法器組成，鎖相環(huán) (PLL)為 FPGA 提供時(shí)鐘，輸入／輸出單元 (Input／ Output Element,IOs)提供輸入輸出接口邏輯。邏輯陣列、嵌入式存儲器塊、嵌入式乘法器、輸入輸出單元及鎖相環(huán)之間可實(shí)現(xiàn)各種速度的信號互聯(lián)。邏輯單元是 Cyclone II 系列中可實(shí)現(xiàn)用戶邏輯定制的最小單元， Cyclone II 器件提供 了 4608 到 68416 個(gè)邏輯單元（ LE），并具有一整套最佳的功能，包括嵌入式 18 比特 18 比特乘法器、專用外部存儲器接口電路、4kbit 嵌入式存儲器塊、鎖相環(huán)（ PLL）和高速差分 I/O 能力。 每 16 個(gè) LE 組成一個(gè)邏輯陣列塊 (LAB)。 LAB 以行列形式在 FPGA 器件中排列。 CycloneII 系列 FPGA 有片內(nèi) PLL，并有多達(dá) 16 個(gè)全局時(shí)鐘網(wǎng)絡(luò)為邏輯陣列塊、嵌入式存儲器塊、嵌入式乘法器和輸入輸出單元提供時(shí)鐘。 M4K 嵌入式存儲器塊由帶校驗(yàn)的 4K 位 (4096 位 ) 真雙口 (Ture Dual． Port)RAM 組 成，可配置成真雙口模式、簡單雙口模式或單口模式的存儲器，位寬最高可達(dá) 36 位，存取速度最高 260MHz。 M4K 嵌入式存儲器分布于邏輯陣列塊之間。Cyclone II 系列 FPGA 的 M4K 嵌入式存儲器的容量為 119K～ 1152K 位不等。每個(gè)嵌入式乘法器可以配置成兩個(gè) 99 或一個(gè) 1818 的乘法器，處理速度最高可達(dá) 250MHz。 Cyclone II 的嵌入式乘法器在 FPGA 上按列排列。輸入輸出單元排列在邏輯陣列塊的行或列的末端，可以提供各種類型的單端或差分邏輯輸入輸出。 Quartus II 簡介 Quartus II 是 Altera 公司在 MAX PLUS II 基礎(chǔ)上研發(fā)出的新一代 PLD 開發(fā)軟件。它具有易學(xué)易用、運(yùn)行速度快、可視化、集成化設(shè)計(jì)環(huán)境等優(yōu)點(diǎn)，支持原理圖、 VHDL、 Verilog HDL 及 AHDL 等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以實(shí)現(xiàn)從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使得設(shè)計(jì)人 PLL PLL PLL PLL Logic Array M4K Blocks Logic Array Logic Array M4K Blocks Logic Array IOEs IOEs IOEs IOEs Embedded Multipliers 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 9 員無須精通器件的內(nèi)部結(jié)構(gòu)，只需運(yùn)用自己熟悉的輸入工具（原理圖輸入或高級行為描述語言）進(jìn)行設(shè)計(jì) [15]。 Quartus II 系統(tǒng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式，供實(shí) 際使用。 Quartus II 的設(shè)計(jì)輸入方法 Quartus II 具有多種設(shè)計(jì)輸入方法，如原理圖輸入、 VHDL、 Verilog HDL 及 AHDL 等多種設(shè)計(jì)輸入形式?，F(xiàn)在對應(yīng)用比較多的兩種輸入形式做以介紹。 原理圖輸入法。如圖 8 所示，這是一種最為直接的輸入方法，用 Quartus II 圖庫里提供的各種原理圖庫進(jìn)行設(shè)計(jì)輸入。采用這種方法的時(shí)候，可以從上到下將邏輯分塊，即把大規(guī)模的電路劃分成若干小塊的方法，這樣可以提高輸入效率。 圖 8 原理圖輸入界面 硬件描述語言 HDL 輸入法。這也是本次設(shè)計(jì)將 用到的方法。 Quartus II 平臺支持VHDL， Verilog HDL 及 AHDL 等多種語言描述。這種輸入方法的優(yōu)點(diǎn)是輸入效率高，結(jié)果易仿真，信號易觀察。但語言輸入必須依賴綜合器，只有好的綜合器才能把語言綜合成優(yōu)化的電路，因此對綜合器的要求較高。這種方法適用于大量的規(guī)范的、易于用語言描述的、易于綜合的電路設(shè)計(jì)，如圖 9 所示。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 10 圖 9 HDL 描述語言輸入界面 編譯和仿真 在設(shè)計(jì)輸入完成之后，可繼續(xù)在 Quartus II 上對設(shè)計(jì)進(jìn)行編譯和仿真。 FPGA 的編譯和仿真分兩步進(jìn)行。 首先是功能的驗(yàn)證。電 路設(shè)計(jì)輸入完成后先需要檢查輸入是否正確， Quartus II 提供了功能編譯的選項(xiàng)。此時(shí)的仿真由于未作布局布線，故其中不含延時(shí)信息，而且可以預(yù)測所有信號，故對于初步功能的檢測非常方便，只需加入激勵(lì)信號，即自設(shè)的時(shí)鐘信號，觀察各個(gè)節(jié)點(diǎn)的信號，看與預(yù)測是否相同，并進(jìn)行修正。 功能檢測完成后，需要進(jìn)行后仿真。選擇帶有延時(shí)的完全編譯。對每一個(gè)設(shè)計(jì)項(xiàng)目的ACF 配置文件里的參數(shù)進(jìn)行修改，包括器件的類型、管腳的設(shè)置、速率及面積的比重、時(shí)間參數(shù)要求和布線等設(shè)置。編譯完成后的仿真就是后仿真。 HDL 描述語言簡介 HDL（ Hardware Description Language）即硬件描述語言，這是一種硬件設(shè)計(jì)人員用來進(jìn)行電子自動(dòng)化設(shè)計(jì)（ EDA）的工具。其主要目的是用來編寫設(shè)計(jì)文件，建立電子系統(tǒng)行為級的仿真模型。即在計(jì)算機(jī)系統(tǒng)和相應(yīng)的軟件上用 Verilog HDL或 VHDL建模對復(fù)雜的數(shù)字邏輯進(jìn)行仿真，然后自動(dòng)生成相應(yīng)的數(shù)字邏輯網(wǎng)表，根據(jù)網(wǎng)表和選定工藝的器件自動(dòng)生成具體電路，接著生成該工藝條件下上述具體電路德延時(shí)模型。仿真驗(yàn)證無誤后用于制造武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 11 ASIC芯片或?qū)懭?FPGA器件中。 在 EDA 技術(shù)領(lǐng)域中把用 HDL 語言建立 的數(shù)字模型稱為軟核 （ Soft Core），把用 HDL 建模和綜合后生成的網(wǎng)表稱為固核（ Hard Core）對這些模塊的重復(fù)利用縮短了開發(fā)時(shí)間，提高了產(chǎn)品開發(fā)率提高了設(shè)計(jì)效率。 硬件描述語言有多種，如 Verilog HDL、 VHDL、 AHDL等，本次設(shè)計(jì)將是采用 Verilog HDL語言來實(shí)現(xiàn)。相比之下， Verilog HDL語言具有語法簡單、程序簡潔、容易掌握等優(yōu)點(diǎn)，因而，它是一種被廣泛使用的標(biāo)準(zhǔn)硬件描述語言，用于從算法級到開關(guān)級得多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門 級和整體的電子數(shù)字系統(tǒng)之間。 Verilog HDL語言有一套系統(tǒng)的語法規(guī)則，并且有許多語法規(guī)則跟 C語言一致。因此在有 C語言基礎(chǔ)的情況下去學(xué)習(xí) Verilog HDL語言比較容易 [16]。 具體說來這種行為描述語言具有以下八項(xiàng)功能： ? 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 ? 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 ? 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 ? 提供了條件、 ifelse、 case、循環(huán)程序結(jié)構(gòu)。 ? 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)