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基于eda的智力搶答器的課程設(shè)計(jì)說明書(留存版)

2025-09-14 21:50上一頁面

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【正文】 判斷出第一搶答者并將其鎖存;② 將輸入端封鎖,使其他組的搶答信號(hào)無效。設(shè)計(jì)供4個(gè)代表隊(duì)比賽用的智力搶答器,技術(shù)參數(shù)和設(shè)計(jì)要求:(1)系統(tǒng)復(fù)位和搶答控制開關(guān)。若在按下開始按鍵前有人搶答,犯規(guī)電路將發(fā)出聲光提示,顯示犯規(guī)組號(hào)。input clk,k1,k2,k3,k4,judge。 block=1。b0111。 module jsq(out,clk,reset)。input clk。end4:begin temp=in5。b1101101。439。 參考文獻(xiàn)[1] 黃仁欣.EDA技術(shù)實(shí)用教程.北京:清華大學(xué)出版社,2006[2] 潘松,黃繼業(yè).EDA技術(shù)與VHDL.北京:清華大學(xué)出版社,2009[3] 江國強(qiáng)編著.EDA技術(shù)與應(yīng)用(第三版)..北京:電子工業(yè)出版社,2010[4] 夏宇聞編著.Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程..北京:北京航空航天大學(xué)出版社,2008[5] 周祖成,程曉軍,馬卓釗編著.?dāng)?shù)字電路與系統(tǒng)教學(xué)實(shí)驗(yàn)教程.北京:科學(xué)出版社,2010[6] 周潤景,蘇良碧.基于Quartus II 的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解.北京:電子工業(yè)出版社,2010[7] (美國)Sanir Palnitkar 譯者:夏宇聞 胡燕祥 刁嵐松.Verilog HDL數(shù)字設(shè)計(jì)與綜合(第2版).北京:電子工業(yè)出版社,2009[8] 云創(chuàng)工作室.Verilog HDL程序設(shè)計(jì)與實(shí)踐.北京:人民郵電出版社,2009[9] 劉福奇,劉波.Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講.北京:電子工業(yè)出版社,2009[10] 張延偉,楊金巖,葛愛學(xué).verilog hdl程序設(shè)計(jì)實(shí)例詳解.北京:人民郵電出版社,2008附 錄附錄一:系統(tǒng)設(shè)計(jì)程序//========智力搶答器========//========編制: //函數(shù)定義module sel(clk,k1,k2,k3,k4,judge, seg,sl,out1,out2,out3,out4,out5,buzzout)。endelsebeginif(!k1) //第一組別按鍵是否按下beginif(!block) beginout1=0。 if(!out2)seg_reg=839。counter[27])。endelse begin if(~out) begin if(ql==9) begin ql=0。endelsedf2l=df2l+1。else if(df2h!=439。output ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g。end5:begin temp=in6。d3:{a,b,c,d,e,f,g}=739。b1111111。d7:{a,b,c,d,e,f,g}=739。439。end3:begin temp=in4。df4l=9。b0000)begindf1h=df1h1。endelsedf1l=df1l+1。if(~reset){qh,ql}=0。b1。endendseg_reg=839。 //裁判員發(fā)開始搶答信號(hào),初始化指示燈為滅、搶答的互斥量為0,蜂鳴器禁聲if(!judge) begin{out1,out2,out3,out4,out5,block}=639。譯碼在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。b1011111。d1:{a,b,c,d,e,f,g}=739。end2:begin temp=in3。qh=qh+1。assign seg=seg_reg。hb0。b111110。搶答時(shí)間計(jì)時(shí)內(nèi)無人則重新開始。關(guān)鍵詞:搶答鑒別 封鎖 計(jì)時(shí) 報(bào)警 Verilog HDL 2課程設(shè)計(jì)目的與要求根據(jù)設(shè)計(jì)要求分析智力搶答器的功能,掌握設(shè)計(jì)中所涉及到搶答鎖存;搶答計(jì)時(shí);數(shù)據(jù)選擇;譯碼顯示、Verilog HDL語言的編程技術(shù),闡明設(shè)計(jì)原理。(3) 搶答器具有鎖存與顯示功能。output out1,out2,out3,out4,out5,buzzout。 //封鎖別組搶答信號(hào)count=1。if(count!=0)beginif(count==3239。 output out。input [3:0] in1,in2,in3,in4,in5,in6,in7,in8。ms5=1。439。d8:{a,b,c,d,e,f,g}=739。input clk,k1,k2,k3,k4,judge。 block=1。ha4。else buzzout=139。qh=qh+1。end////if(qd3)beginif(df3
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