【正文】 5] FPGA應(yīng)用設(shè)計(jì)200例正弦波信號(hào)圖11QuartusII集成環(huán)境包括以下內(nèi)容：系統(tǒng)級(jí)設(shè)計(jì)，嵌入式軟件開發(fā)，可編程邏輯器件設(shè)計(jì)、綜合、布局和布線，驗(yàn)證和仿真。ELSEEVENT theniffull=39。 then—如果輸入信號(hào)是1的話則進(jìn)行4分頻if(FSKFrequency Shift Keying)主要是通過分頻來實(shí)現(xiàn)FSK的，當(dāng)輸入信號(hào)為1的時(shí)候則對(duì)系統(tǒng)輸入時(shí)鐘進(jìn)行4分頻，當(dāng)輸入為0的時(shí)候則直接輸出輸入的時(shí)鐘信號(hào)。when 39。主要程序如下END PROCESS。a:=39。tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。when others=out_bo=null。when 1001=out_bo=jiedi。when 0111=out_bo=r_zeng。when 0101=out_bo=psk。when 0011=out_bo=ask。when 0001=out_bo=square。sel此進(jìn)程應(yīng)用上一進(jìn)程的FULL為敏感變量，每次FULL來一個(gè)正脈沖時(shí)，CNT2取反，再用CNT2來控制FOUT輸出。EVENT AND FULL = 39。FULL = 39。Q[7..0]為輸出的一個(gè)8位數(shù)據(jù)，供DAC0832的數(shù)據(jù)輸入。Square_ketiao為占空比可調(diào)方波，其設(shè)計(jì)方法是在標(biāo)準(zhǔn)方波的基礎(chǔ)上，引入兩個(gè)調(diào)節(jié)按鍵up和down，以增加和減小方波的占空比，在這兩個(gè)按鍵的設(shè)計(jì)上，采用了上升沿和下降沿的判斷方式，以調(diào)節(jié)控制變量z的大小，最后完成占空比的調(diào)節(jié)。（6）其他優(yōu)點(diǎn)由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。(1)由式（1），合成信號(hào)最低頻率，最高頻率， 當(dāng)相位累加器位寬N和基準(zhǔn)時(shí)鐘頻率達(dá)到一定要求時(shí)，輸出頻率范圍可以很寬，輸出分辨率可以很小，趨近于0，這是傳統(tǒng)信號(hào)發(fā)生器無法達(dá)到的。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。緒系統(tǒng)設(shè)計(jì)任意信號(hào)發(fā)生器設(shè)計(jì)發(fā)布時(shí)間：20110708 12:45:53技術(shù)類別：CPLD/FPGA修改各底層文件管腳圖第3章 程序設(shè)計(jì)與分析本文主要介紹了EDA在設(shè)計(jì)波形發(fā)生器中的應(yīng)用，完成了鋸齒波、三角波、占空比可調(diào)的方波、占空比50%的方波以及正弦波設(shè)計(jì)，同時(shí)還能起到對(duì)頻率、幅值、占空比的調(diào)節(jié)，用原理圖及VHDL語(yǔ)言完成了整個(gè)系統(tǒng)的設(shè)計(jì)，并用實(shí)驗(yàn)箱完成了所有功能硬件調(diào)試。缺點(diǎn)：DDS也有局限性，主要表現(xiàn)在：（1）輸出頻帶范圍有限由于DDS內(nèi)部DAC和波形存儲(chǔ)器（ROM）的工作速度限制，使得DDS輸出的最高頻有限。sine為正弦波，其設(shè)計(jì)方法是設(shè)計(jì)一個(gè)正弦波的數(shù)據(jù)表和一個(gè)控制變量tmp，時(shí)鐘上升沿控制tmp的增加，tmp對(duì)應(yīng)正弦數(shù)據(jù)表中的相應(yīng)數(shù)據(jù)。CNT8 := D。039。139。ELSEis輸出標(biāo)準(zhǔn)方波輸出振幅鍵控輸出移相鍵控輸出遞增鋸齒波輸出階梯波其他情況下無輸出VARIABLEtmp:=11111111。139。可調(diào)節(jié)占空比的方波process(clk,conup,condown)，此進(jìn)程與多路選擇器相類似，這里不再最贅述。t:=t+1。ELSEt:=0。此進(jìn)程是通過a的值調(diào)整一個(gè)占空比的信號(hào)的控制量。039。然后將控制輸出的時(shí)鐘信號(hào)輸?shù)秸也òl(fā)生器的時(shí)鐘腳。clk39。count:=count+1。039。full=not full。end process。clk39。VARIABLEANDWHEN 29=q=4。QuartusII也可以直接調(diào)用Synplify遞增鋸齒波信號(hào)圖12使自己得到了提高，學(xué)會(huì)發(fā)現(xiàn)問題解決問題的，提高糾錯(cuò)的能力。首先，從整體上分析了DDS的設(shè)計(jì)方法，DDS的優(yōu)缺點(diǎn)；其次，對(duì)任意信號(hào)發(fā)生器作了一個(gè)系統(tǒng)的分析與設(shè)計(jì)，從整體上完成模塊的結(jié)構(gòu)與功能分配；再次，對(duì)系統(tǒng)的程序部分作了一個(gè)詳細(xì)的分析，突出核心程序的設(shè)計(jì)；最后，對(duì)整個(gè)系統(tǒng)進(jìn)行時(shí)序仿真和硬件測(cè)試，以在硬件上實(shí)現(xiàn)各個(gè)功能。圖13EDAend if。WHEN 33=q=1。tmp:=0。139。INTEGERpskin=39。andelseandend case。outdata_buf=10000000。process(yin)—根據(jù)輸入的信號(hào)進(jìn)行調(diào)制END IF。PROCESS(clk,a)BEGINIF139。t:INTEGER。tmp:=tmp1。tmp=11111110 THENBEGINIF reset=39。CNT8 := CNT8 + 1。采用GaAs工藝的DDS芯片工作頻率可達(dá)2GHz左右。但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)雜散的抑制，實(shí)際的輸出頻率帶寬仍