【正文】 差分方程表達(dá)式為 (23)上式就是輸入序列x(n) 與單位沖擊響應(yīng) h(n ) 的線性卷積 由上式可知 n 時刻的輸入y (n ) 僅于 n 時刻的輸入以及過去N1 個輸入值有關(guān) 。 （213） 頻率采樣型FIR結(jié)構(gòu)圖 FIR數(shù)字濾波器的設(shè)計(jì)方法 FIR濾波器設(shè)計(jì)方法是以直接逼近所需離散時間系統(tǒng)的頻率響應(yīng)為基礎(chǔ)的。由此可見，如果窗函數(shù)的主瓣越寬，過渡帶就越寬。 表31 常用窗函數(shù)性能小結(jié)窗函數(shù)名過渡帶寬△ω最小阻帶衰減近似值準(zhǔn)確值矩形21dB巴特利特25dB漢寧44dB哈明53dB布萊克曼74dB 等同波紋設(shè)計(jì)方法窗函數(shù)法存在某些缺陷。3 基于VHDL的FIR濾波器設(shè)計(jì) VHDL語言及開發(fā)環(huán)境 隨著半導(dǎo)體技術(shù)的迅速發(fā)展，在現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中，現(xiàn)場可編程器件(FPGA和CPLD)的使用越來越廣泛。 VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 當(dāng)?shù)?步實(shí)現(xiàn)和驗(yàn)證正確后可以根據(jù)實(shí)際情況對設(shè)計(jì)進(jìn)行優(yōu)化，優(yōu)化完后通過驗(yàn)證，如果結(jié)果符合實(shí)際的要求，設(shè)計(jì)完成，如果不正確，則要返回上面的步驟重新開始，直至正確為止。第二個模塊是優(yōu)化模塊，優(yōu)化模塊的主要功能是根據(jù)FIR濾波器h(n)的對稱性完成輸入求和x(k)+x(N1k)，從而實(shí)現(xiàn)對濾波器的降階。 type ROMARRAY is array (1 to 57) of ROMbyte。end loop。)。end loop。 4 軟件仿真為了測量所設(shè)計(jì)的數(shù)字濾波器的低通濾波特性，分別進(jìn)行低頻仿真和高頻仿真，把低頻信號和高頻信號輸入濾波器來觀察濾波效果。VHDL語言是一種功能強(qiáng)大的硬件描述語言，本設(shè)計(jì)用VHDL語言編寫了一個實(shí)現(xiàn)FIR濾波器的程序，結(jié)合MATLAB軟件，在Max+plusII軟件里進(jìn)行了仿真運(yùn)行，實(shí)現(xiàn)FIR數(shù)字濾波器進(jìn)行了研究，并對其性能進(jìn)行優(yōu)化。end loop。end process wr_data。FSCLK =‘0’wait for 11 us。accu:= “000000000000000000000000000000000000000000”。end if。)。elsif fsclk’ event and fsclk = ‘1’thenfor k in 1 to 56 loopRAMDATA(k+1) = RAMDATA(k)。signal ROMDATA: ROMARRAY。誤差造成的原因是多方面的，比如有限字長效應(yīng)的影響等。event and fsclk = ‘1’ thenfor k in 1 to 57 loopaccu:= mulDATA(k) + accu。d_in = sinv(j)。line … … …“000000011111111111111”, sin(90176。 Ts=22us, fs=FSCLK =‘0’。 rst: 復(fù)位信號。直接結(jié)構(gòu)實(shí)現(xiàn)的FIR濾波器主要由三部分組成:數(shù)據(jù)移位寄存器、乘法器和多操作數(shù)加法。 FIR濾波器設(shè)計(jì)流程FIR濾波器的設(shè)計(jì)流程包括以下幾個方面： 設(shè)計(jì)規(guī)范包括濾波器的類型、階數(shù)、濾波器的設(shè)計(jì)方法，選定設(shè)計(jì)方法后對應(yīng)的參數(shù)、采樣頻率、截止頻率等。 對于用VHDL完成的一個確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動地把VHDL描述設(shè)計(jì)轉(zhuǎn)變?yōu)殚T級網(wǎng)表(根據(jù)不同的實(shí)現(xiàn)芯片)。以及濾波器階數(shù)o他們與通帶波紋和阻帶衰減之間的關(guān)系是: FIR濾波器指標(biāo)要求 （219） （220）如何確定這些性能參數(shù)呢?濾波系統(tǒng)中的抗混疊濾波應(yīng)該對奈奎斯特頻率以上的頻率分量提供足夠的衰減。因此，實(shí)際中選用的窗函數(shù)往往是它們的折中。最有效的方法即是用窗函數(shù)(有限長)W(n)來截斷。 給一個對稱脈沖響應(yīng)差分方程： （28）該因果系統(tǒng)具有嚴(yán)格的線性相位 當(dāng) M 為偶數(shù)時 ，有 （29）其中:M:FIR濾波器的抽頭數(shù)。隨著FPGA的快速發(fā)展，F(xiàn)IR的缺點(diǎn)將逐漸被克服。提出FIR濾波器的解決方案，采用VHDL語言的開發(fā)方法。同時，查找表后的數(shù)據(jù)執(zhí)行的都是簡單加法運(yùn)算，可以較大幅度地提高算速度。利用計(jì)算機(jī)的存儲器、運(yùn)算器和控制器把濾波所要完成的運(yùn)算編成程序通過計(jì)算機(jī)來執(zhí)行。國內(nèi)外的研究機(jī)構(gòu)、公已經(jīng)推出了不同語言的信號處理軟件包。目前，數(shù)字信號處理已經(jīng)發(fā)展成為一項(xiàng)成熟的技術(shù)，并且在許多應(yīng)用領(lǐng)域逐步代替了傳統(tǒng)的模擬信號處理系統(tǒng)。按頻率響應(yīng)來分可分為：低通、 高通 、帶通 、帶阻濾波器。但是，采用DSP處理器的解決方案日益面臨著不斷增加挑戰(zhàn)，而自身的技術(shù)瓶頸(比如運(yùn)行速度、吞吐量、總線結(jié)構(gòu)的可變性、可重構(gòu)配置性、硬件可升級性等等)致使這種解決方案在DPS的許多新領(lǐng)域中的道路越走越窄。第三種是采用市場上通用的FIR濾波器集成電路，但由于它的通用性，很難滿足設(shè)計(jì)者獨(dú)特的要求。串并結(jié)合的分布式算法是串行分布式算法與并行分布式算法的一個折衷，具體情況不同，效果也不同，缺點(diǎn)是有控電路的加入，增加了電路的復(fù)雜性[s]。 2 FIR 數(shù)字濾波器設(shè)計(jì)理論 數(shù)字濾波器概述數(shù)字濾波器通常應(yīng)用于修正或改變時域或頻域中信號的屬性?！俺轭^延遲線”加法器和乘法器的集合構(gòu)成的。設(shè)計(jì)方法包括窗函數(shù)法和最優(yōu)化方法(等同紋波法)，其中窗函數(shù)法是設(shè)計(jì)FIR濾波器的最常用的方法之一。b)由于窗函數(shù)旁瓣的影響，使得濾波器的幅度頻率特性出現(xiàn)了波動，波動的幅度取決于旁瓣的相對幅度。首先，在設(shè)計(jì)中不能精確地給定邊緣頻率，這意味著，在設(shè)計(jì)完成之后無論得到什么都必須接受。與此同時，基于大規(guī)模可編程邏輯器件的EDA(電子設(shè)計(jì)自動化)硬件解決方案也被廣泛采用。 由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于己完成的設(shè)計(jì)，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易的改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)。FIR數(shù)字濾波器的設(shè)計(jì)流程如圖所示。第三個模塊是將乘法器和加法器合并構(gòu)成乘累加器模塊，乘法器模塊完成輸入數(shù)據(jù)和它對應(yīng)的系數(shù)的乘法運(yùn)算，而加法器模塊完成將之前乘法器模塊的輸出的結(jié)果相加，加法器模塊對乘法器模塊的輸出的求和運(yùn)算是通過一個計(jì)數(shù)器控制完成的，每完成一次乘累加操作后把結(jié)果輸出，該結(jié)果就是濾波器的濾波輸出。signal ROMDATA: ROMARRAY。elsif fsclk’ event and fsclk = ‘1’thenfor k in 1 to 56 loopRAMDATA(k+1) = RAMDATA(k)。line “000000000010000000100”)。 負(fù)半周采樣（5）濾波器的功能設(shè)計(jì)的濾波器具有以下兩項(xiàng)功能: 一是通過低頻信號。運(yùn)行中分別輸入信號為455Hz和22KHz的正弦信號，頻率為455Hz的正弦信號，輸入波形與輸出波形相比,頻率幾乎無變化，雖然還有一定的波形抖動，但是對于數(shù)字系統(tǒng)來說，這樣微小的電壓幅值還不至于引起0, 1跳變，因此對于數(shù)字信號來說，可以認(rèn)為該低通濾波器的理論設(shè)計(jì)是達(dá)到了要求的。在規(guī)定的帶通頻率020kHz范圍，截止頻率fc=22kHz， 截止頻帶衰減約為60dB，對壓電直線微電機(jī)控制系統(tǒng)中FIR低通數(shù)字濾波器行為進(jìn)行仿真描述是理想的，實(shí)現(xiàn)了用軟件描述硬件的動作及其功能，滿足設(shè)計(jì)要求，使設(shè)計(jì)達(dá)到最優(yōu)化。elseROMDATA(1) =“111111111111000001111”。 type table is array (0 to 49) of signed(20 downto 0)signal sinv:table:=(“000000000000000000000”, sin 0。end loop 。elsif fsclk39。end loop。 176。end loop。 type ROMARRAY is array (1 to 57) of ROMbyte。但是實(shí)際的精度還是存在誤差。elsif fsclk39。 正半周采樣for j in 0 to 49 loopFSCLK =‘1’。)。 wait for 11 us。 d_out: 輸出數(shù)據(jù)信號。(4)加法器：將前面乘法器模塊得到的結(jié)果相加，最后得到輸出結(jié)果y (n)。時序仿真是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，仿真精度高。 VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和己有設(shè)計(jì)的再利用功能。阻帶容限。當(dāng)選用比較小的旁瓣幅度時，雖然能夠得到比較平坦和勻滑的幅度頻率響應(yīng)，但是過渡帶將加寬。FIR設(shè)計(jì)思想是：一般是先給定所要求的理想濾波器頻率響應(yīng)，然后由導(dǎo)出與其相對應(yīng)的單位樣值響應(yīng)，由于是矩形頻率特性，故一定是無限長序列，是非因果的，而所要設(shè)計(jì)的FIR濾波器單位樣值響應(yīng)h(n)必然是有限長的所以要用一有限長的h(n