【正文】 end process accumulation。end loop。elsif fsclk39。beginif (rst = ‘1’) thenD_OUT =“000000000000000000000”。end process filtering_data。end loop。end loop。end loop。FSCLK = ‘0’。d_in = sinv(j)。end loop 。wait for 11 us。 line No. 50)for k in 0 to 99 loopfor j in 0 to 49 loopFSCLK =‘1’。 176。line “000000000010000000100”)。 176。)。)。 type table is array (0 to 49) of signed(20 downto 0)signal sinv:table:=(“000000000000000000000”, sin 0。end if。RAMDATA(1) = D_in。end loop。 Ts=22us, fs=end loop。 Ts=22us, fs=FSCLK =‘0’。d_in = sin v(j)。 …………end ifend process coefficient。elseROMDATA(1) =“111111111111000001111”。) thenfor i in 1 to 57 loopROMDATA(i) =“000000000000000000000”。coefficient: process(rst)begin process coefficientif(rst = 39。 type ROMARRAY is array (1 to 57) of ROMbyte。感謝老師對我的關(guān)心和教誨，在今后的人生道路上我將謹記恩師的教誨。王老師淵博的知識、嚴謹?shù)闹螌W態(tài)度、一絲不茍的工作作風、高度的責任感對我影響至深，使我受益終生。 總而言之，F(xiàn)PGA是今后數(shù)字系統(tǒng)發(fā)展的一個重要方向，具有廣闊的應用前景。與其它方法實現(xiàn)的FIR濾波器相比，可編程邏輯器件實現(xiàn)的FIR濾波器，具有設(shè)備利用率高、集成度高、簡化電路設(shè)計過程等優(yōu)點，避免了ASIC的設(shè)計制作周期長，只能用于特定場合等缺點。在規(guī)定的帶通頻率020kHz范圍，截止頻率fc=22kHz， 截止頻帶衰減約為60dB，對壓電直線微電機控制系統(tǒng)中FIR低通數(shù)字濾波器行為進行仿真描述是理想的，實現(xiàn)了用軟件描述硬件的動作及其功能，滿足設(shè)計要求，使設(shè)計達到最優(yōu)化。這是由于FPGA器件集成度高、體積小，使用它可以大大縮短開發(fā)的周期，減少資金的投入，將原來的電路板級產(chǎn)品升級為芯片級產(chǎn)品。 5結(jié)論與展望數(shù)字信號處理的最主要應用領(lǐng)域就是數(shù)字濾波，數(shù)字濾波器與快速傅里葉變換(FFT)被公認為數(shù)字信號處理的兩大基石。但是實際的精度還是存在誤差。實現(xiàn)了低通濾波功能,對于高頻率信號則不能通過，滿足設(shè)計要求。 f=455Hz時FIR濾波器輸出 1．條件：輸入數(shù)據(jù)頻率為截止頻率22kHz。 1．條件：輸入數(shù)據(jù)頻率為455Hz（fs=1/T =1/2200us =455Hz）。可以清楚的看到與輸入振幅16253相比,輸出為18，衰減20lg（16253/18）= dB，近似60 dB。運行中分別輸入信號為455Hz和22KHz的正弦信號，頻率為455Hz的正弦信號，輸入波形與輸出波形相比,頻率幾乎無變化，雖然還有一定的波形抖動，但是對于數(shù)字系統(tǒng)來說，這樣微小的電壓幅值還不至于引起0, 1跳變，因此對于數(shù)字信號來說，可以認為該低通濾波器的理論設(shè)計是達到了要求的。end process accumulation。end loop。elsif fsclk39。beginif (rst = ‘1’) thenD_OUT =“000000000000000000000”。end process filtering_data。end loop。end loop。 負半周采樣（5）濾波器的功能設(shè)計的濾波器具有以下兩項功能: 一是通過低頻信號。wait for 11 us。wait for 11 us。 正半周采樣for j in 0 to 49 loopFSCLK =‘1’。FSCLK =‘0’wait for 11 us。d_in = sinv(j)。 line No. 50)（4）在整個程序執(zhí)行過程中，輸入正弦波模擬信號分為兩個過程進行采樣處理，在一個周期上共采樣100個點，正半周采樣50個點，負半周采樣50個點。 176。line “000000000010000000100”)。 176。)。)。type table is array (0 to 49) of signed(20 downto 0)signal sinv:table:=(“000000000000000000000”, sin 0。在整個周期上采樣100次，176。end process wr_data。end loop。elsif fsclk’ event and fsclk = ‘1’thenfor k in 1 to 56 loopRAMDATA(k+1) = RAMDATA(k)。（2）將輸入的數(shù)據(jù)信號寫入數(shù)據(jù)存儲器RAM（由D觸發(fā)器組成）中wr_data: process(rst,fsclk)beginif (rst =‘1’) thenfor k in 1 to 57 loopRAMDATA(k) =＂000000000000000000000＂。wait for 11 us。 wait for 11 us。根據(jù)設(shè)計濾波器的參數(shù)可知, kHz, 所以采樣周期為Ts=22us (T=1/f)（1）時鐘頻率控制程序for j in 0 to 49 loopFSCLK =‘1’。 ROMDATA(2) =“000000000001001001110”。end loop。139。signal ROMDATA: ROMARRAY。subtype ROMbyte is signed (20 downto 0)。 fsclk: 采樣時鐘信號。 d_out: 輸出數(shù)據(jù)信號。為使輸出波形穩(wěn)定，采用同步輸出方式。該方程可由圖1給出的硬件電路實現(xiàn),其中，DIN為數(shù)字信號輸入；CLOCK為時鐘信號；C1—Cn是由MATLAB處理得到的系數(shù)；D觸發(fā)器實現(xiàn)數(shù)據(jù)延時與觸發(fā)功能。通過一個共完成N/2次計數(shù)的計數(shù)器來控制乘累加操作，當計數(shù)值為對應的數(shù)值時完成對應的輸入信號與系數(shù)的乘積，并與之前和乘積相加，最后再重新計數(shù)開始，也就是在計數(shù)值為0時把乘累加的結(jié)果輸出，從而完成一次濾波輸出。 因為乘法器的輸入數(shù)據(jù)在不同的計數(shù)時鐘下對應的系數(shù)不同，因此對于乘法器的設(shè)計采用了一個通用的乘法器。第三個模塊是將乘法器和加法器合并構(gòu)成乘累加器模塊，乘法器模塊完成輸入數(shù)據(jù)和它對應的系數(shù)的乘法運算，而加法器模塊完成將之前乘法器模塊的輸出的結(jié)果相加，加法器模塊對乘法器模塊的輸出的求和運算是通過一個計數(shù)器控制完成的，每完成一次乘累加操作后把結(jié)果輸出，該結(jié)果就是濾波器的濾波輸出。第一個模塊是移位寄存器，該模塊的功能是通過移位寄存器把串行輸入的采樣數(shù)據(jù)轉(zhuǎn)換為并行的。對于一個N階FIR濾波器而言，直接結(jié)構(gòu)實現(xiàn)的FIR濾波器共需要N級數(shù)據(jù)移位寄存器、N個乘法器和N1個加法器。(4)加法器：將前面乘法器模塊得到的結(jié)果相加，最后得到輸出結(jié)果y (n)。優(yōu)化模塊移位寄存器乘法器模塊加法器x(n)y(n)clkreset 濾波器的總體結(jié)構(gòu)框圖各模塊的主要功能如下:(1)移位寄存器：移位寄存器的功能是將輸入序列x(n)通過移位寄存器改為并行輸入的功能。（4）截止頻帶衰減約為60dB。（2）帶通020kHz。本設(shè)計是基于VHDL語言實現(xiàn)壓電直線微電機控制系統(tǒng)FIR低通數(shù)字濾波器的設(shè)計,首先將模擬信號轉(zhuǎn)化為數(shù)字信號,再將此數(shù)字信號通過一定技術(shù)指標的FIR低通濾波器濾波。FIR數(shù)字濾波器的設(shè)計流程如圖所示。通過常用的如原理圖或者硬件描述語言等方面描述出濾波器的原型，驗證則是把前面實現(xiàn)出來的原型輸入到Max+plusII里面，通過實際電路來觀察設(shè)計是否正確，如果不正確，要返回上面的步驟重新開始設(shè)計。利用MATLAB軟件。時序仿真是接近真實器件運行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，仿真精度高。對于規(guī)模比較大的設(shè)計項目，綜合與適配在計算機上的耗時是十分可觀的，如果每一次修改后的模擬都必須進行時序仿真，顯然會降低開發(fā)效率。功能仿真過程不涉及任何具體器件的硬件特性，不經(jīng)歷綜合與適配階段，在設(shè)計項目編輯編譯后即可進入門級仿真器進行模擬測試。時序仿真和功能仿真工具通常由FPGA/CPLD公司的EDA開發(fā)工具直接提供，也可以選用第三方的專業(yè)仿真工具，它們可以完成兩種不同級別的仿真測試?？梢岳肊DA工具對適配生成的結(jié)果進行模擬測試，就是所謂的仿真。 由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于己完成的設(shè)計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易的改變設(shè)計的規(guī)模和結(jié)構(gòu)。反過來，設(shè)計者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計信息，返回去更新VHDL的