【正文】 加深了我對FPGA芯片時序邏輯的認(rèn)識，如：同步邏輯和異步邏輯的關(guān)系和編寫方法。圖5－5 分頻器輸出波形由上圖可以看出，時鐘信號clk被分頻為兩路輸出f1和f2，作為調(diào)制器的載波信號。、波形測試當(dāng)程序正常加載到芯片上后就可以使用邏輯分析儀及頻譜分析儀進(jìn)行測試。從一開始的查找資料，到熟悉Quartus II軟件和VHDL語言的用法，最終設(shè)計并實現(xiàn)了2FSK調(diào)制解調(diào)系統(tǒng)，使我對工程設(shè)計有了更深刻的體會。我會繼續(xù)刻苦專研通信領(lǐng)域的新技術(shù)和新應(yīng)用，學(xué)會使用各種實用工具。、本章小結(jié)通過使用示波器，頻譜分析儀等儀器觀察波形，讓我從硬件層面更加具體的認(rèn)識到2FSK的調(diào)制和解調(diào)。第六章 上機測試、程序下載當(dāng)程序編譯好并且波形仿真也準(zhǔn)確無誤后，就可以開始下載測試了，下載前需將引腳設(shè)置好[3]。圖5－3 12路滑窗判決輸出（情況1）圖5－4 12路滑窗判決輸出（情況2） 對比圖5－4及圖5－4可以看出，當(dāng)收到的已調(diào)信號不為連續(xù)的‘1010’時，12路的滑窗判決輸出與整合后的輸出端demod基本保持一致（除了延時）。、本章小結(jié)VHDL語言的編寫可以說是本次畢業(yè)設(shè)計最核心的部分，通過實際動手操作，將理論上2FSK調(diào)制解調(diào)的方法，轉(zhuǎn)換成實際的VHDL語言邏輯，確實是一件有趣且富有挑戰(zhàn)的工作。139。 復(fù)位信號（輸入） date :out std_logic)。end process。event and clk=39。 then 下列操作都在時鐘上升沿進(jìn)行 if start=39。這樣做的目的是避免在連續(xù)收到‘0101’已調(diào)信號或信號收到干擾時，單一判決器判決異常，此現(xiàn)象在后續(xù)仿真章節(jié)中會給予說明。 …… when 10 = y =y11。 當(dāng)q2 =11時m2計數(shù)器清零end if。 …… ……m11 = m11 +1。039。 m5=0。 x2=x。 q6=0。 當(dāng)q=11時，計數(shù)器清零 else q=q+1。 滑窗控制計數(shù)器signal q1:integer range 0 to CntNum_Bclk。程序邏輯為：當(dāng)且僅當(dāng)‘start’為‘1’時，實體開始工作，否則信號輸出端輸出‘0’。 當(dāng)start＝39。程序包 use 。圖3－2 鍵控法產(chǎn)生2FSK信號原理圖、2FSK的解調(diào)原理數(shù)字頻率鍵控（FSK）信號常用的解調(diào)方法有很多種如：（1）、同步（相干）解調(diào)法在同步解調(diào)器中，有上、下兩個支路，輸入的 FSK信號經(jīng)過和兩個帶通濾波器后變成了上、下兩路ASK信號，之后其解調(diào)原理與ASK類似，但判決需對上、下兩支路比較來進(jìn)行。第二部分是程序?qū)嶓w，實體給出電路單元的外部輸入/輸出接口信號和引腳信息，程序的實體名稱是任意取的，但必須與VHDL程序的文件名稱相同。此外，VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn)，這是其他硬件描述語言所不能比擬的。、QuartusII開發(fā)系統(tǒng)的特點（1）、界面開放Quartus II雖然是Altera公司設(shè)計的EDA軟件，但它可以與其他工業(yè)便準(zhǔn)的設(shè)計輸入、綜合與校驗工具想連接，設(shè)計人員可以使用Altera或標(biāo)準(zhǔn)EDA工具設(shè)計輸入工具來建立邏輯設(shè)計，用Quartus II編譯器（Compiler）對Altera器件設(shè)計進(jìn)行編譯，并使用Altera或其他EDA校驗工具進(jìn)行器件或扳級仿真。載波調(diào)頻法產(chǎn)生的是相位連續(xù)的FSK信號，相位連續(xù)FSK信號一般由一個振蕩器產(chǎn)生，用基帶信號改變振蕩器的參數(shù)，使震蕩頻率發(fā)生變化，這時相位是連續(xù)的。對于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會受到很大限制。因此，為了使基帶信號能利用這些信道進(jìn)行傳輸，必須使代表信息的原始信號經(jīng)過一種變換得到另一種新信號，這種變換就是調(diào)制。頻率選擇法一般是相位不連續(xù)的FSK信號，相位不連續(xù)的FSK信號一般由兩個不同頻率的振蕩器長生，由基帶信號控制著兩個頻率信號的輸出。目前，Quartus II支持與Candence、Exemplarlogic、Metro Graphics、Synopsys等公司所提供的EDA工具接口。VHDL 語言設(shè)計方法靈活多樣，既支持自頂向下的設(shè)計方式，也支持自底向上的設(shè)計方法； 既支持模塊化設(shè)計方法，也支持層次化設(shè)計方法。實體的標(biāo)識符是entity，實體以entity開頭，以end結(jié)束。假設(shè)上支路低通濾波器輸出為x1，下支路低通濾波器輸出為x2，則判決準(zhǔn)則是： （3－2）圖3－3 相干解調(diào)法原理框圖接收信號經(jīng)過并聯(lián)的兩路帶通濾波器進(jìn)行濾波與本地相干載波相乘和包絡(luò)檢波后，進(jìn)行抽樣判決，判決的準(zhǔn)則是比較兩路信號包絡(luò)的大小。use 。139。實體開始工作后，每當(dāng)檢測到一個時鐘上升沿時，判斷輸入的基帶數(shù)據(jù)信號，當(dāng)信號為‘0’時，將載波信號f1輸出到輸出端口‘fsk’，當(dāng)信號為‘1’時，將載波信號f2輸出到端口‘fsk’。 滑窗計數(shù)器1signal q2:integer range 0 to CntNum_Bclk。 其余時候計數(shù)器＋1 end if。 q7=0。 當(dāng)滑窗控制計數(shù)器為1時，滑窗計數(shù) else 器q2清零 q2=q2+1。 m6=0。 如果x_dly1 =39。 m12 = m12 +1?！?省略部分與上下相同，完成滑窗q3至q11的判決輸出 if q12=10 then 當(dāng)q12=10時if m12=PulseNum_TH then y12=39。 when 11 = y =y12。、分頻器與信號發(fā)生器設(shè)計、基于VHDL語言的分頻程序library ieee。039。139。process(f1,f2) 此進(jìn)程完成載波信號的輸出beginclk_out2=f1。 基帶信號（輸出）end signal1。 then 下列操作都在時鐘上升沿進(jìn)行 if start=39。當(dāng)然，在實際的編寫過程中，也少不了摸索和嘗試，必要的時候也會去請教一些熟悉這方面工作的高手。當(dāng)收到的已調(diào)信號為連續(xù)的‘1010’時，由圖5－4可以看出，滑窗判輸出y9與滑窗判決輸出y10均發(fā)生異常，出現(xiàn)錯解調(diào)的現(xiàn)象。圖6－1為下載界面。同時也讓我更加熟悉各種測試儀器的使用方法，這也是以后走上工作崗位所必須具備的基本技能。作者：唐亦林參考文獻(xiàn)[1]樊昌信，曹麗娜，（第六版）[Ｍ].北京：國防工業(yè)出版社，：114,180194[2]李國麗，朱維勇，（第二版）[Ｍ].北京：機械工業(yè)出版社，：114,49101[3] （第二版）[M].北京：：13[4]《EDA技術(shù)實驗講義》，杭州康芯電子有限公司[5]Elie Jandot dit Danjou, JeanClaude Belfiore. A 22 Antennas Bluetooth System[J]. IEEE COMMUNICATIONS LETTERS, VOL. 9, NO. 9, SEPTEMBER 2005[6]A. R. CHRAPLYVY，B. L. KASPER. 8Gbit/s FSK MODULATION OF DFB LASERSWITH OPTICAL DEMODULATION[J]. ELECTRONICS LETTERS 2nd March 1989 Vol. 25 No. 5[7]Alan , Alan S. Willsky, With S. Hamid Nawab, 劉樹堂譯,等. 信號與系統(tǒng)(第二版)[M]. 西安交通大學(xué)出版社。總結(jié) 經(jīng)過本次畢業(yè)設(shè)計，我不僅學(xué)到了很多新的知識，更重要的是提高了自己的動手能力，是一次理論緊密結(jié)合實際的鍛煉。本次測試并沒有將程序固化在芯片內(nèi)，故芯片斷電后程序會被清空。、分頻器與信號發(fā)生器波形仿真、分頻器波形仿真圖5－5為解調(diào)器仿真波形，其中時鐘clk周期為1ms，載波f1周期為1ms，載波f2周期為12ms。最終將所有功能模塊組合起來，形成一個完成的調(diào)制解調(diào)系統(tǒng)。 then date=0。 數(shù)據(jù)時鐘計數(shù)器begin process(clk) 此進(jìn)程實現(xiàn)數(shù)據(jù)時鐘計數(shù)器0至35的循環(huán)計數(shù)begin if clk39。 將f2輸出至clk_out12端口end process。039。 elsif q2=5 then f2=39。 use 。 end if。 通過m12大小，來判決y12的 else y1