【正文】 E PAE簡(jiǎn)介芯片中金屬線或者多晶硅(polysilicon)等導(dǎo)體，就像是一根根天線，當(dāng)有游離的電荷時(shí)，這些“天線”便會(huì)將它們收集起來，天線越長(zhǎng)，收集的電荷也就越多，當(dāng)電荷足夠多時(shí)，就會(huì)產(chǎn)生放電對(duì)芯片內(nèi)部產(chǎn)生破壞，這就是天線效應(yīng)（PAE）。但當(dāng)最高層出現(xiàn)天線效應(yīng)時(shí)，采用什么方法呢？這就是下面要介紹的另一種消除天線效應(yīng)的方法了。，可能會(huì)從保護(hù)電路中引入少量帶電載流子到阱或襯底中，也會(huì)引起可控硅（SCR）的觸發(fā)。ESD是代表英文“Electrostatic Discharge”，即靜電放電的意思。②由于ESD感應(yīng)出高的電壓導(dǎo)致絕緣擊穿。圖31 理想情況下的芯片功能仿真圖 部分模塊功能介紹REF模塊:此芯片是作為內(nèi)部電路電源的一個(gè)內(nèi)置調(diào)節(jié)器。此時(shí)如果hot well的橫截面積很大，那么此寄生NPN結(jié)構(gòu)產(chǎn)生的電流會(huì)相當(dāng)可觀，對(duì)周邊模塊是極其危險(xiǎn)的。結(jié)合圖41與圖42可以更直觀的理解該器件結(jié)構(gòu)，源漏區(qū)除了相對(duì)poly1位置不一樣以外，所處環(huán)境也不一樣。圖45 加上Pwell隔離環(huán)的hot well模塊版圖圖46 寄生BJT Latch_up等效電路圖 高壓器件的第五端的連接方式，但是沒有通過實(shí)際的連接去接到外界的某一個(gè)電位，因?yàn)楦邏浩骷牡谖宥吮举|(zhì)上就是一個(gè)Nwell區(qū)域，在此區(qū)域中同時(shí)存在著會(huì)連接出去的源端和背柵端，又因?yàn)楦邏浩骷炊司o挨著背柵端，在一般情況下源端與背柵端的電位是一致的，所以高壓器件的第五端即Nwell的電位與源端/背柵端相同。圖413 LVS驗(yàn)證的Comparison Results結(jié)果根據(jù)圖413可以看出，在版圖上只有VIN一根線網(wǎng)并不存在著VIN1（Calibre在進(jìn)行LVS驗(yàn)證時(shí)對(duì)電路圖和版圖中的Label、pin的大小寫不敏感），而在SOURCE中卻存在著VIN與VIN1兩根線網(wǎng)，由此可以更加肯定版圖中的Nwell誤接在一起導(dǎo)致了線網(wǎng)的短路。：電阻應(yīng)該被放置相同的方向、相同的器件類型以及相互靠近。曾經(jīng)這位老師無私、負(fù)責(zé)的對(duì)我的版圖學(xué)習(xí)作出指導(dǎo)，現(xiàn)在參加工作后也時(shí)常記起老師的好，也會(huì)時(shí)常想起老師當(dāng)時(shí)的悉心負(fù)責(zé)。圖412 手動(dòng)點(diǎn)亮的兩根線網(wǎng)對(duì)比圖411與412可以知道：在版圖上我們沒有通過具體的Via、con、metal等將兩跟線網(wǎng)短接在一起，只是錯(cuò)誤的將兩根不同電勢(shì)、不同連接的線網(wǎng)做在了同一個(gè)Nwell中；但是從LVS驗(yàn)證結(jié)果可以看出，此處存在著soft connect的情況，實(shí)質(zhì)上還是版圖繪制出錯(cuò)。原理上BJT發(fā)射極面積越小，濃度越高，BJT特性就越好，此處旨在削弱寄生BJT發(fā)射極的特性。并且由剖面圖可知，此工藝的高壓型器件是一個(gè)5端器件，比低壓器件多了一個(gè)Nwell+ND（一種N型注入）的區(qū)域，該區(qū)域是除開源/漏/柵/背柵的第五端，器件具體版圖如圖43所示。如果兩個(gè)hot well因?yàn)椴季植季€因素必須放在一起，那這兩個(gè)阱會(huì)跟P型襯底形成寄生的NPN結(jié)構(gòu)。如果在一個(gè)占空比為95%的PWM周期中，功率MOSFETS的電流沒有達(dá)到被比較電壓設(shè)定的值，那么模塊中的功率MOSFETS會(huì)被強(qiáng)制關(guān)斷。因此在ESD位置附近的電路一般會(huì)受到影響。這是因?yàn)榇蠖鄶?shù)ＥＳＤ損害發(fā)生在人的感覺以下,因?yàn)槿梭w對(duì)靜電放電的感知電壓約為3ＫＶ，而許多電子元件在幾百伏甚至幾十伏時(shí)就會(huì)損壞，通常電子器件被ＥＳＤ損壞后沒有明顯的界限，把元件安裝在PCB上以后再檢測(cè)，結(jié)果出現(xiàn)很多問題，分析也相當(dāng)困難。圖211 會(huì)發(fā)生閂鎖效應(yīng)的分析電路圖Latchup產(chǎn)生的具體原因分析：，當(dāng)VDD變化率大到一定地步，將會(huì)引起Latch_up。在版圖設(shè)計(jì)中，向上跳線法用的較多，此法的原理是：考慮當(dāng)前金屬層對(duì)柵極的天線效應(yīng)時(shí)，上一層金屬還不存在，通過跳線，減小存在天線效應(yīng)的導(dǎo)體面積來消除天線效應(yīng)。我們可以通過這里驗(yàn)證庫(kù)是否建立正確，在Library Manager中選中庫(kù)，右擊選擇Property即可彈出如圖27所示的屬性窗口。本論文是利用cadence ic51完成的，所以重點(diǎn)介紹一下軟件cadence ic51。該芯片具有完整的保護(hù)功能，如過電流保護(hù)和熱關(guān)機(jī)。開關(guān)電源作為電子設(shè)備中不可或缺的組成部分也在不斷的進(jìn)步。 cadence操作說明常用的cadence配套文件包含以下三個(gè)，如圖21所示。IC現(xiàn)代工藝中經(jīng)常使用的一種方法是離子刻蝕（plasma etching），這種方法就是將物質(zhì)高度電離并保持一定的能量，然后將這種物質(zhì)刻蝕在晶圓上，從而形成某一層。2） 添加天線器件，給“天線”加上反偏二極管。（buffer）同時(shí)工作，負(fù)載過大使VDD或GND突然變化，也有可能打開可控硅（SCR）的一個(gè)BJT，從而存在引起閂鎖的風(fēng)險(xiǎn)。ＥＳＤ是本世紀(jì)中期以來形成的以研究靜電的產(chǎn)生與衰減、靜電放電模型、靜電放電效應(yīng)如電流熱（火花）效應(yīng)如靜電引起的著火與爆炸）和電磁效應(yīng)（如電磁干擾）等的學(xué)科。兩種破壞可能在一個(gè)設(shè)備中同時(shí)發(fā)生絕緣擊穿可能激發(fā)大的電流,這又進(jìn)一步導(dǎo)致熱失效。此模塊采用I/O VIN的輸入電壓，并且在所有正確的VIN輸入范圍內(nèi)都能正常工作。單個(gè)hot well與兩邊的P型襯底會(huì)形成寄生的PNP結(jié)構(gòu)，如果此結(jié)構(gòu)中的某一邊P型襯底電位升高，使得存在導(dǎo)通的PN結(jié)，那么此寄生PNP結(jié)構(gòu)會(huì)導(dǎo)通，也會(huì)產(chǎn)生很大的電流，對(duì)周邊模塊產(chǎn)生很大的干擾，這是非常危險(xiǎn)的。源區(qū)與漏區(qū)挨在一起并且做在Nwell里面，漏區(qū)單獨(dú)做在一個(gè)孤立的Pwell里面，這些地方可以體現(xiàn)器件的Asymmetric（非對(duì)稱）性。根據(jù)drc設(shè)計(jì)規(guī)則我們可以知道，無論是Pwell還是Nwell，只要電位不一樣是不能夠接在一起的，必須滿足drc設(shè)計(jì)規(guī)則上所規(guī)定的最小間距要求，這樣Foundry才能保證實(shí)際生產(chǎn)之后的特性基本與版圖上所希望實(shí)現(xiàn)的一致。將錯(cuò)誤連接在一起的Nwell分開，正確的版圖如圖414所示。這些原則對(duì)于減少工藝誤差對(duì)模擬器件的功能的影響是非常有效的。再者，有這樣一位老師，他對(duì)我的大學(xué)生涯和以后的工作生活都起了至關(guān)重要的幫助?；氐桨鎴D界面，取消通過RVE窗口點(diǎn)亮的報(bào)錯(cuò)信息，自己點(diǎn)亮Vin與Vin1兩根線網(wǎng)，結(jié)果如圖412所示。同時(shí)，hot well結(jié)構(gòu)的實(shí)質(zhì)是增大可能正向?qū)ǖ腜N結(jié)的N型區(qū)域（此處以寄生NPN型BJT為例），即發(fā)射極的面積。由于高壓器件結(jié)構(gòu)的特殊性，所以器件的源漏區(qū)都是固定的，不是像低壓器件那樣在版圖布局布線時(shí)可以根據(jù)自己的實(shí)際需要對(duì)器件的源漏區(qū)進(jìn)行任意指定。這種阱非常活躍，阱電位很容易受到外界影響從而發(fā)生跳變。當(dāng)電源關(guān)斷時(shí)，功率MOSFETS保持關(guān)閉直到下一個(gè)時(shí)鐘周期開始。當(dāng)ESD位置距離較近時(shí),無論是電流還是磁場(chǎng)都是很強(qiáng)的。 ESD效應(yīng) ESD簡(jiǎn)介在本世紀(jì)70前代以前，很多靜電問題都是由于人們沒有ESD意識(shí)而造成的，即使現(xiàn)在也有很多人懷疑ESD會(huì)對(duì)電子產(chǎn)品造成損壞。圖210 不會(huì)發(fā)生閂鎖效應(yīng)的分析電路圖如圖211所示，當(dāng)一個(gè)BJT集電極電流受外部干擾突然增加到一定值時(shí)，會(huì)反饋至另外一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通，如果整個(gè)環(huán)路增益大于1，則VDD至GND間形成低阻通路，Latch up由此產(chǎn)生。這種方法通過改變金屬布線的層次來解決天線效應(yīng)，但是同時(shí)增加了通孔，由于通孔的電阻很大，會(huì)直接影響到芯片的時(shí)序和串?dāng)_問題，所以在使用此方法時(shí)要嚴(yán)格控制布線層次變化和通孔的數(shù)量，一般情況下在跳線處孔越多越好。圖26 選擇需要綁定的技術(shù)庫(kù)我們可以在Library Manager窗口通過查看庫(kù)的基本屬性，如建立時(shí)間，存在目錄的具體位置等等。Cadence 在仿真、電路圖設(shè)計(jì)、自動(dòng)布局