【正文】 數(shù)據(jù) 收發(fā)器 數(shù)據(jù)總線 地址總線 控制總線 以 8088為核心的微機(jī)結(jié)構(gòu) 常用的總線鎖存器芯片： 74LS37 74LS27 Intel 828 8283 常用的總線收發(fā)器芯片： 74LS24 Intel 828 8287 重慶理工大學(xué) RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RD READY CLK READY MN / MX +5V 系統(tǒng)總線 控制總線 地址總線 A19～ A0 數(shù)據(jù)總線 D15～ D0 ALE BHE A19～ A16 AD15 ～ AD 0 DT / R DEN 8086 CPU G 74LS373 OE DIR G 74LS245 8284A 最小組態(tài) 重慶理工大學(xué) RQ/GT0 RQ/GT1 TEST NMI INTA S0 S0 S0 READY READY RESET MN / MX 控制總線 地址總線 A19～ A0 數(shù)據(jù)總線 D15～ D0 BHE A19～ A16 AD15 ～ AD 0 DT / R DEN 8086 CPU STB 8282 OE T OE 8286 8284A 系統(tǒng)總線 S0 CLK S1 MROC S2 MWTC DEN IORC DT/R IOWC ALE INTA 8288 BHE CLK 最大組態(tài) 重慶理工大學(xué) 最大模式總線形成 重慶理工大學(xué) 狀態(tài) 譯碼 器 控 制 邏 輯 命令 信號(hào) 發(fā)生器 控制 信號(hào) 發(fā)生器 S0 S1 S2 CLK AEN CEN IOB MRDC MWTC AMWC IORC IOWC AIOWC INTA DT/R DEN MCE / PDEN ALE S0 S1 S2 8088 的總線周期 8288 的命令輸出 0 0 0 中斷響應(yīng) INTA 0 0 1 讀 I / O 口 IORC 0 1 0 寫 I / O 口 IOWC, AIOWC 0 1 1 暫停 — 1 0 0 取指令代碼 MRDC 1 0 1 讀 存儲(chǔ)器 MRDC 1 1 0 寫存儲(chǔ)器 MWTC, AMWC 1 1 1 過渡狀態(tài) — 狀態(tài) 譯碼器 2. 總線控制器 8288 8288的控制輸出 ALE 地址鎖存允許信號(hào) DT/R 數(shù)據(jù)發(fā)送 /接受信號(hào) DEN 數(shù)據(jù)輸出允許信號(hào) MCE/PDEN 雙功能引腳 輸入信號(hào) S0 S1 S2 8088的狀態(tài)信號(hào) CLK 時(shí)鐘信號(hào) AEN 地址輸入允許信號(hào) CEN 命令允許輸出信號(hào) IOB I/O總線方式控制信號(hào) 重慶理工大學(xué) 重慶理工大學(xué) 2. 5 8086微處理器的基本時(shí)序 指令周期、總線周期、時(shí)鐘周期 指令周期： 執(zhí)行一條指令需要的時(shí)間稱為指令周期。 VCC：電源（輸入）接 +5V直流電壓。即多處理器工作方式，系統(tǒng)總線的控制信號(hào)由 8288提供， 8086向 8288提供狀態(tài)信號(hào)（ S0， S1， S2）， 8288根據(jù)狀態(tài)信號(hào)產(chǎn)生相應(yīng)的控制信號(hào)。 在形成物理地址時(shí)，地址加法器將段寄存其中的 16位數(shù)左移 4位，然后與 16位偏移地址相加，形成 20位的物理地址。 ? 算術(shù)邏輯單元 負(fù)責(zé)各種算術(shù)和邏輯運(yùn)算 ? 執(zhí)行單元控制電路 是控制、定時(shí)與狀態(tài)邏輯電路。 (2) 從內(nèi)存的指定部分取出執(zhí)行指令時(shí)所需的操作數(shù)，送至 EU部分 。 溢出標(biāo)志 O（ Overflow Flag） —— 在算術(shù)運(yùn)算中，帶符號(hào)數(shù)的運(yùn)算結(jié)果超出了 8位或 16位 帶符號(hào)數(shù)能表達(dá)的范圍，則 OF=1，否則 OF=0。 由于段起始地址的低四位為 0，所以可用 20位地址的高 16位表示段的基址，存放在段基址寄存器中