【正文】 0 … 0 0 1 1 1 … 1 1 最低地址 最高地址 1 0 1 1 0 1 0 1 隨機(jī)讀寫存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)器與 CPU的連接 ?字?jǐn)U展，舉例：用 16K 8 的芯片組成 64K 8的存儲(chǔ)器 A15 A14 A0 A13 WE D7— D0 CPU 2： 4 譯碼器 CE 16K 8 WE CE 16K 8 WE CE 16K 8 WE CE 16K 8 WE … 隨機(jī)讀寫存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)器與 CPU的連接 ?位字?jǐn)U展法 ?舉例：現(xiàn)有 2114即 1K 4 RAM芯片，要構(gòu)成 8K X 16位主存，應(yīng)該用多少片 2114？畫出擴(kuò)展、連接圖 。 A1 存儲(chǔ)體 陣列 I/O電路及 R/W控制 電路 地址 譯碼 驅(qū)動(dòng) 地址線 數(shù)據(jù)線 讀寫控制信號(hào) 隨機(jī)讀寫存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 基本組成 ?存儲(chǔ)體 存儲(chǔ)體 ┇ ┇ ┇ 存儲(chǔ)單元 ??? ??? ??? 存儲(chǔ)元 單元地址 00… 00 00… 01 . . . . . XX… XX 存儲(chǔ)容量 MAR CPU 存儲(chǔ)體主要概念之間的關(guān)系圖 隨機(jī)讀寫存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 基本組成 ?地址譯碼驅(qū)動(dòng)系統(tǒng) ?把 CPU給定的地址碼翻譯成能驅(qū)動(dòng)指定存儲(chǔ)單元的控制信息。 隨機(jī)讀寫存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)元 該電路工作原理 ? 它是由兩個(gè) MOS反相器交叉耦合而成的觸發(fā)器，一個(gè)存儲(chǔ)元存儲(chǔ)一位二進(jìn)制代碼，這種電路有兩個(gè)穩(wěn)定的狀態(tài)。 ③ 采用了虛擬存儲(chǔ)技術(shù)。 ?容量越大、速度越快，價(jià)格就越高。首先譯碼選中； amp。 ?例中用此方案共需字線條數(shù)為： 1024條。 隨機(jī)讀寫存儲(chǔ)器 RAM ? DRAM存儲(chǔ)器 ? SRAM能長(zhǎng)久保持信息，不需刷新，工作穩(wěn)定可靠。 （ 3）讀出：字線的正驅(qū)動(dòng)脈沖打開 T。 ?解：根據(jù)給定條件，選用 ?EPROM： 8K 8位芯片 1片。線性地址在多模塊中有兩種安排方式： ① 順序方式 ?線性地址 按模塊 走，第一塊所有存儲(chǔ)單元編號(hào)排完再排第二塊 … .； ?編址為高位交叉（模塊地址在高位）。主存儲(chǔ)器的地址長(zhǎng)度為 26位 (4) 地址 1234567H，其體內(nèi)地址和體號(hào)是多少 ？ 解 ： 1234567右移兩位是 48D159，所以其體內(nèi)地址為： 48D159 最低兩位是 11B，所以其體號(hào)為 3 。 解： h = Nc/(Nc+Nm) = 1900/(1900+100) = r = tm/tc = 6ns/1ns = 6 e = 1/[r+(1r)h] = 1/[6+(16)] = % ta= tc/e = 1ns/ = ta= h*tc+(1h)tm = += e = tc/ta = 1/ = % Cache 存儲(chǔ)器 ?主存與 cache的地址映射和地址變換 ?主存 — cache地址映射 （ mapping）：把存放在主存中的程序按某種規(guī)則裝入 cache中，并依此建立主存地址與 cache地址的對(duì)應(yīng)關(guān)系 ，即 塊表 。 h=Nc/（ Nc+Nm） ?其中： Nc表示程序執(zhí)行期間 Cache完成存取的總次數(shù)， Nm表示程序執(zhí)行期間主存完成存取的總次數(shù)， h即為命中率（ hit rate）。 (2)存儲(chǔ)器芯片和主存儲(chǔ)器的地址長(zhǎng)度各需要多少位？ (3)畫出用存儲(chǔ)器芯片構(gòu)成主存儲(chǔ)器的邏輯示意圖。 ?主存地址空間分配如下： ?0— 8191為系統(tǒng)程序區(qū)， 由 只讀存儲(chǔ)芯片 組成； ?8192— 32767為用戶程序區(qū)； ?最后 (最大地址 )2K地址空間 為系統(tǒng)程序工作區(qū)。 ?原存 “ 1”：電荷經(jīng) T使 D線電位升高； ?原存 “ 0”： D線電位將降低。 隨機(jī)讀寫存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 基本組成 ? 一個(gè) SRAM存儲(chǔ)器由存儲(chǔ)體、讀寫電路、地址譯碼電路和控制電路等組成。 ? 對(duì)于 SRAM而言，電路為觸發(fā)器結(jié)構(gòu)。 ② 主存由單體發(fā)展到多體交叉（并行）。 存儲(chǔ)器概述 ?評(píng)價(jià)存儲(chǔ)器性能的主要指標(biāo) ?速度 (1)存取時(shí)間 （ Memory Access Time）：孤立地考察某一次 R/W 操作所需要的時(shí)間，以 TA表示。然后在 I/O線上輸入 高 電位，在I/O線上輸入 低 電位，開啟T5,T6,T7,T8四個(gè)晶體管把 高、 低 電位分別加在 A， B點(diǎn)，使 T1管 截止 ，使 T2管 導(dǎo)通 ，將 “ 1”寫入存儲(chǔ)元。 字線 w00 隨機(jī)讀寫存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 基本組成 ?地址譯碼驅(qū)動(dòng)系統(tǒng)： 一維 和 二維 地址譯碼方案 ?二維地址譯碼方案 ：從 CPU來的地址線分成兩部分，分別進(jìn)入 X（橫向）地址譯碼器和 Y（縱向）地址譯碼器，由二者同時(shí)有效的字線交叉選中一個(gè)存儲(chǔ)單元。 ?但它也有缺點(diǎn)：功耗大，集成度低。 ?原存 “ 1”：電荷經(jīng) T使 D線電位升高； ?原存 “ 0”： D線電位將降低。 ?SRAM： 8K 8位芯片 3片， 2K 8位芯片 1片。 ② 交叉方式 00 000 M0 M1 M2 M3 內(nèi)存地址： 4 3 2 1 0 00 001 00 010 00 011 00 100 00 101 00 110 00 111 01 000 01 001 01 010 01 011 01 100 01 101 01 110 01 111 10 000 10 001 10 010 10 011 10 100 10 101 10 110 10 111 11 000 11 001 11 010 11 011 11 100 11 101 11 110 11 111 模塊 (分體 )號(hào) 塊內(nèi)字地址 數(shù)據(jù)寄存器 MDR（ 16位） DB（ 16位） 多 模 塊 的 順 序 編 址 方 式 整個(gè)內(nèi)存需地址寄存、數(shù)據(jù)寄存和讀寫控制電路一套。 高速存儲(chǔ)器 ?多模塊交叉存儲(chǔ)器 —— 舉例 (3)畫出用存儲(chǔ)器芯片構(gòu)成主存儲(chǔ)器的邏輯示意圖。 ? 塊表 —— 判斷 Cache命中以及實(shí)現(xiàn)地址映射的表格， 由硬件實(shí)現(xiàn)，其字?jǐn)?shù)等于 Cache的塊數(shù)。（例： 32B， 64B， 128B） Cache 存儲(chǔ)器 ? Cache 基本概念 Cache的 命中率 ? CPU訪存時(shí)，信息恰巧在 Cache中的概率。 (1)計(jì)算需要多少個(gè)存儲(chǔ)器芯片。 只讀存儲(chǔ)器和閃速存儲(chǔ)器 ? ROM、 RAM與 CPU的連接 ?舉例： CPU的 地址總線 16根 (A15— A0， A0為低位 )， 雙向數(shù)據(jù)總線 8根 (D7— D0)， 控制 總線中與主存有關(guān)的 信號(hào)有MREQ(允許訪存， 低電平有效 )， R/W(高電平為讀命令，低電平為寫命令 )。 （ 3）讀出：字線的正驅(qū)動(dòng)脈沖打開 T。 （ 3）（存儲(chǔ)）保持狀態(tài) 。 隨機(jī)讀寫存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)元