存儲(chǔ)系統(tǒng)ppt課件(2)-文庫(kù)吧資料
2025-01-20 14:34本頁(yè)面
【正文】 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? DRAM存儲(chǔ)器 —— 刷新 刷新方式： 集中式、分散式、異步式 ?異步式刷新方式是前兩種方式的結(jié)合。 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? DRAM存儲(chǔ)器 —— 刷新 刷新方式： 集中式、分散式、異步式 ?分散式刷新：把一個(gè)存儲(chǔ)系統(tǒng)周期 tc分為兩半，周期前半段時(shí)間 tm用來(lái)讀 /寫(xiě)操作或維持信息，周期后半段時(shí)間 tr作為刷新操作時(shí)間。從整個(gè)DRAM上一次刷新結(jié)束到下一次刷新完為止的時(shí)間間隔叫刷新周期。 字線 W T CD C D（位線） R 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? DRAM存儲(chǔ)器 —— 刷新 刷新： 在利用電容上的電荷來(lái)存儲(chǔ)信息的動(dòng)態(tài)半導(dǎo)體存儲(chǔ)器中，由于漏電使電容上的電荷衰減，需要定期地重新進(jìn)行存儲(chǔ)，這個(gè)過(guò)程稱為刷新。 ?原存 “ 1”：電荷經(jīng) T使 D線電位升高； ?原存 “ 0”： D線電位將降低。 ?寫(xiě) “ 1”：在 D線加高電位；寫(xiě) “ 0”：在 D線加低電位。 ?可見(jiàn)單管 DRAM為 “ 破壞性讀出 ” 電路，即信息讀出后要立即恢復(fù)， 否則已丟掉。 （ 3）讀出：字線的正驅(qū)動(dòng)脈沖打開(kāi) T。 字線 W T CD C D（位線） R 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? DRAM存儲(chǔ)器 —— 工作原理 （ 2）寫(xiě)入：字線的正驅(qū)動(dòng)脈沖打開(kāi) T。 ?保持狀態(tài)下字線為低電位， T關(guān)閉，切斷了 C的通路，使所充電荷不能放掉。 ?電容 C 的特點(diǎn)是電容值極小，充電快，又能較長(zhǎng)時(shí)間地維持電荷。 ? DRAM的出現(xiàn)是半導(dǎo)體存儲(chǔ)技術(shù)的一大進(jìn)步。 ?但它也有缺點(diǎn)：功耗大，集成度低。當(dāng)各芯片容量相同時(shí)，地址范圍規(guī)整，可選用現(xiàn)成譯碼器；否則，可選用適當(dāng)門(mén)電路。 A12~A0 A12~A0 A12~A0 A12~A0 D0 D0 D0 D0 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)器與 CPU的連接 ?字?jǐn)U展，舉例：用 16K 8 的芯片組成 64K 8的存儲(chǔ)器 解 : 地址分配與片選邏輯 地址 片號(hào) 片外 A15A14 片內(nèi) A13 A12 A11… A1 A0 說(shuō)明 1 2 3 4 0 0 0 0 1 0 1 1 0 0 0 … 0 0 1 1 1 … 1 1 0 0 0 … 0 0 1 1 1 … 1 1 0 0 0 … 0 0 1 1 1 … 1 1 0 0 0 … 0 0 1 1 1 … 1 1 最低地址 最高地址 1 0 1 1 0 1 0 1 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)器與 CPU的連接 ?字?jǐn)U展，舉例：用 16K 8 的芯片組成 64K 8的存儲(chǔ)器 A15 A14 A0 A13 WE D7— D0 CPU 2： 4 譯碼器 CE 16K 8 WE CE 16K 8 WE CE 16K 8 WE CE 16K 8 WE … 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)器與 CPU的連接 ?位字?jǐn)U展法 ?舉例：現(xiàn)有 2114即 1K 4 RAM芯片，要構(gòu)成 8K X 16位主存，應(yīng)該用多少片 2114？畫(huà)出擴(kuò)展、連接圖 。 ?位字?jǐn)U展法：位擴(kuò)展法和字?jǐn)U展法的綜合 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)器與 CPU的連接 ?位擴(kuò)展 ?舉例：使用 8K X 1的 RAM存儲(chǔ)芯片組成 8K X 4的存儲(chǔ)器 中央處理器 地址總線 8KX1 3 8KX1 4 8KX1 2 8KX1 1 數(shù)據(jù)總線 D3 D1 D0 D2 ?字?jǐn)U展法：僅在字向擴(kuò)充，而位數(shù)不變。 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)器與 CPU的連接 ?存儲(chǔ)器芯片的容量是有限的，為了滿足實(shí)際存儲(chǔ)器的容量要求，需要對(duì)存儲(chǔ)器進(jìn)行擴(kuò)展。 2114(1K*4) 18 17 16 15 14 13 12 11 10 1 2 3 4 5 6 7 8 9 VccA7 A8 A9 I/O1I/O2I/O3I/O4WE A6 A5 A4 A3 A0 A1 A2 CS 地 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)器與 CPU的連接 ? CPU對(duì)存儲(chǔ)器進(jìn)行讀 /寫(xiě)操作： ?首先由地址總線給出地址信號(hào)； ?然后要發(fā)出讀操作或?qū)懖僮鞯目刂菩盘?hào)； ?最后在數(shù)據(jù)總線上進(jìn)行信息交流。 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 基本組成 ?地址譯碼驅(qū)動(dòng)系統(tǒng)： 一維 和 二維 地址譯碼方案 ?二維地址譯碼方案 ：從 CPU來(lái)的地址線分成兩部分，分別進(jìn)入 X（橫向）地址譯碼器和 Y（縱向）地址譯碼器，由二者同時(shí)有效的字線交叉選中一個(gè)存儲(chǔ)單元。 ?地址譯碼系統(tǒng)的設(shè)計(jì)例子： 1K 4位 RAM。 A1 amp。 字線 w10 字線 w01 字線 w00 存儲(chǔ)體 陣列 I/O電路及 R/W控制 電路 地址 譯碼 驅(qū)動(dòng) 地址線 數(shù)據(jù)線 讀寫(xiě)控制信號(hào) 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 基本組成 ?存儲(chǔ)體 存儲(chǔ)體 ┇ ┇ ┇ 存儲(chǔ)單元 ??? ??? ??? 存儲(chǔ)元 單元地址 00… 00 00… 01 . . . . . XX… XX 存儲(chǔ)容量 MAR CPU 存儲(chǔ)體主要概念之間的關(guān)系圖 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 基本組成 ?地址譯碼驅(qū)動(dòng)系統(tǒng) ?把 CPU給定的地址碼翻譯成能驅(qū)動(dòng)指定存儲(chǔ)單元的控制信息。 （ 3）（存儲(chǔ)）保持狀態(tài) 。 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)元 該電路工作原理 （ 2）讀出： 若某個(gè)存儲(chǔ)元被選中，則該存儲(chǔ)元的 T5,T6,T7,T8管均導(dǎo)通， A， B兩點(diǎn)與位線 D與 D相連存儲(chǔ)元的信息被送到 I/O與I/O線上。 首先譯碼選中； 寫(xiě)完成后譯碼線上高電位信號(hào)撤消，電路進(jìn)入保持狀態(tài) 。然后在 I/O線上輸入 高 電位，在I/O線上輸入 低 電位，開(kāi)啟T5,T6,T7,T8四個(gè)晶體管把 高、 低 電位分別加在 A， B點(diǎn)，使 T1管 截止 ，使 T2管 導(dǎo)通 ，將 “ 1”寫(xiě)入存儲(chǔ)元。 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)元 該電路工作原理 （ 1） 寫(xiě)入 “ 1” ： 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)元 該電路工作原理 ? 它是由兩個(gè) MOS反相器交叉耦合而成的觸發(fā)器，一個(gè)存儲(chǔ)元存儲(chǔ)一位二進(jìn)制代碼，這種電路有兩個(gè)穩(wěn)定的狀態(tài)。 隨機(jī)讀寫(xiě)存儲(chǔ)器 RAM ? SRAM存儲(chǔ)器 —— 存儲(chǔ)元 ? 基本存儲(chǔ)元 是組成存儲(chǔ)器的基礎(chǔ)和核心，又叫記憶元件，它用來(lái)存儲(chǔ)一位二進(jìn)制信息 0或 1。 ?為了解決對(duì)存儲(chǔ)器要求容量大，速度快，成本低三者之間的矛盾，目前通常采用多級(jí)存儲(chǔ)器體系結(jié)構(gòu)，即使用高速緩沖存儲(chǔ)器、主存儲(chǔ)器和外存儲(chǔ)器。
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