【正文】 升沿到來時(shí)，如果待測量信號(hào)的上升沿未到時(shí)兩組計(jì)數(shù)器也不計(jì)數(shù)，只有在待測量信號(hào)的上升沿到來時(shí)，兩組計(jì)數(shù)器才開始計(jì)數(shù)；當(dāng)閘門門限的下降沿到來時(shí)，如果待測 量信號(hào)的一個(gè)周期未結(jié)束時(shí)兩組計(jì)數(shù)器也不停止計(jì)數(shù)，只有在待測量信號(hào)的一個(gè)周期結(jié)束時(shí)兩組計(jì)數(shù)器才停止計(jì)數(shù)。 鎖存與譯碼顯示電路的功能是對(duì)四位 BCD 碼進(jìn)行鎖存，并轉(zhuǎn)換為對(duì)應(yīng)的 4 組七段碼，用于驅(qū)動(dòng)數(shù)碼管。 ② 由 預(yù)置門控信號(hào)將 CONTRL 的 START 端置高電平，預(yù)置門開始定時(shí)，此時(shí)由被測信號(hào)的上沿打開計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CNT2。 清零信號(hào) END。 第二節(jié) 待測信號(hào)脈沖計(jì)數(shù)電路模塊的 VHDL 源程序 一 十進(jìn)制加法計(jì)數(shù)器的 VHDL 源程序 程序 LIBRARY IEEE。 END IF。 SIGNAL CLK3: STD_LOGIC。 END ART。 QBL=QB。 END PINLVJI。 U1:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS)。本文的設(shè)計(jì)工作能作為電子測量與儀表技術(shù)的基礎(chǔ)，為計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域提供較好的參考。 END COMPONENT。 USE 。 BEGIN PROCESS(LOCK) BEGIN IF(LOCK39。 ENTITY BCD7 IS PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE ART OF COUNT IS COMPONENT CB10 元件 CB10引用說明語句 PORT(CLK,EN,CLR: IN STD_LOGIC。 計(jì)數(shù)值滿 9清零 ELSE COUNT10=COUNT10+39。 CLR=Q(3) AND Q(2) AND NOT(Q(1))。 ENTITY CTRL IS PORT(CLK: IN STD_LOGIC。 ⑥ EEDN（ ）：等精度測頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， EEND=0 時(shí)計(jì)數(shù)結(jié)束。 (二 ) 待測信號(hào)脈沖計(jì)數(shù)電路模塊 待測信號(hào)脈沖計(jì)數(shù)電路是對(duì)待測脈沖信號(hào)的頻率進(jìn)行測量，它可由 4個(gè)十進(jìn)制加法計(jì)數(shù)器組成，其中 EN為計(jì)數(shù)選通控制信號(hào)，CLR 為計(jì)數(shù)器清零信號(hào)。 (三 ) 響應(yīng)時(shí)間 ? 15s。就 FPGA 和 CPLD 開發(fā)而言，比較流行的 HDL 主要有 Verilog HDL、 VHDL、 ABELHDL和 AHDL 等，其中 VHDL 和 Verilog HDL 因適合標(biāo)準(zhǔn)化的發(fā)展方向而最終成為 IEEE 標(biāo)準(zhǔn)。 在傳統(tǒng)的設(shè)計(jì)方法中，往往要求設(shè)計(jì)者在設(shè)計(jì)電路之前寫出該電路的邏輯表達(dá)式或真值表（或時(shí)序電路的狀態(tài)表）。閘門時(shí)間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。當(dāng)今數(shù)字頻率計(jì)不僅是作為電壓表、計(jì)算機(jī)、天線電廣播通訊設(shè)備、工藝過程自動(dòng)化裝置。多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信 息輸出顯示器反映到人們眼簾。一般取 1s 作為閘門時(shí)間。而利用VHDL 語言設(shè)計(jì)硬件電路時(shí)，就可以使設(shè)計(jì)者免除編寫邏輯表達(dá)式或真值表之苦，從而大大縮短了設(shè)計(jì)的周期。 隨著電子技術(shù)的高速發(fā)展， CPLD 的出現(xiàn)以其高速、高可靠性、串并行工作方式等突出優(yōu)點(diǎn)在電子設(shè)計(jì)中廣泛應(yīng)用，并代表著未來 EDA 設(shè)計(jì)的方向。 (四 ) 顯示時(shí)間不少于 1s。在計(jì)數(shù)器清零信號(hào) CLR 清零后，當(dāng)計(jì)數(shù)選通控制信號(hào) EN 有效時(shí)，開始對(duì)待測信號(hào)進(jìn)行計(jì)數(shù)。 ⑦ SEL[]（ ， ， ）：計(jì)數(shù)值讀出選通控制；當(dāng)SEL[]=“ 000”，“ 001” , “ 010”... “ 111”時(shí)，將 CNT1，CNT2 的計(jì)數(shù)值分 8次，每次讀出 8位，并傳達(dá)到單片機(jī)的 P0口。 系統(tǒng)時(shí)鐘 LOCK: OUT STD_LOGIC。 END PROCESS。139。 COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 BCD輸入信號(hào) LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。EVENT AND LOCK=39。 ENTITY PINLVJI IS PORT(F_IN,CLK: IN STD_LOGIC。 BEGIN ENT=ENS。 通過本次課程的設(shè)計(jì)，加深了我對(duì)課程上所學(xué)到的電子設(shè)計(jì)自動(dòng)化理論知識(shí)的認(rèn)識(shí)和理解，重新讓自己認(rèn)識(shí)到了這門學(xué)科在應(yīng)用方面的廣闊前景，并且通過知識(shí)與應(yīng)用于實(shí)踐的結(jié)合更加豐富了自己的知識(shí)，擴(kuò) 展了知識(shí)面，較系統(tǒng)的掌握電子設(shè)計(jì)自動(dòng)化應(yīng)用開發(fā)。 CLRT=CLRS。 Z1,Z2,Z3,Z4: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。)THEN 檢測時(shí)鐘上升沿 QAL=QA。 ARCHITECTURE ART OF BCD7 IS BEGIN LED=0111111 WHEN BCD=0000 ELSE 對(duì)照七段字形顯示譯碼器真值表 0000110 WHEN BCD=0001 ELSE 1011011 WHEN BCD=0010 ELSE 1001111 WHEN BCD=0011 ELSE 1100110 WHEN BCD=0100 ELSE 1101101 WHEN BCD=0101 ELSE 1111101 WHEN BCD=0110 ELSE 0000111 WHEN BCD=0111 ELSE 1111111 WHEN BCD=1000 ELSE 1101111 WHEN BCD=1001 ELSE 0000000。 SIGNAL CLK2: STD_LOGIC。 END IF。 程序主要講述了由時(shí)鐘信號(hào)產(chǎn)生計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)，而且限定了響應(yīng)時(shí)間為不超過 15s。 計(jì)數(shù)允許信號(hào) CLR: OUT STD_LOGIC)。在進(jìn)行頻率或周期測量時(shí)，其工作步驟如下： ① 令 TF=0，選擇等精度測頻，然后再 CONTRL 的 CLR 端加一正脈沖信號(hào)以完成測試電路狀態(tài)的初始化。 (三 ) 鎖存與譯碼顯示控制電路模塊 時(shí)基產(chǎn)生與測頻時(shí)序控制電路 待測信號(hào) 脈沖計(jì) 數(shù)電路 鎖存與譯碼顯示電路 EN CLR LOCK q[0:15] z1[0:6] z2[0:6] z3[0:6] z4[0:6] 待測信號(hào) F_IN 標(biāo)準(zhǔn)時(shí)鐘 CLK 圖 數(shù)字頻率計(jì)的組成框圖 鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測量結(jié)果，并且保存到下一次測量結(jié)束。 等精度測量法 等精度測量法的機(jī)理是在標(biāo)準(zhǔn)頻率比較測量法的基礎(chǔ)上改變計(jì)數(shù)器的計(jì)數(shù)開始和結(jié)束與閘門門限的上升沿和下降沿的嚴(yán)格關(guān)系 。采用先進(jìn)的 CPLD（復(fù)雜可編程邏輯器件）取代傳統(tǒng)的標(biāo)準(zhǔn)集成電路、接口電路也是電子技術(shù)發(fā)展的必然趨勢。 與傳統(tǒng)的電路原理圖相比，使用 VHDL 源程序有 許多好處：其一是資料量小，便于保存。 第二 章 VHDL 程序語言和 FPGA 簡介 一 VH