【正文】 delSim 文件的只讀屬性去掉，這樣可以把編譯后的庫(kù)信息加到該文件中，具體信息如下： simprim = C:/simprims_ver = C:/xilinxcorelib = C:/ xilinxcorelib_ver = C:/ 結(jié)束語(yǔ) 　　通過(guò)對(duì)FPGA 設(shè)計(jì)中功能仿真和時(shí)序仿真的詳細(xì)介紹，有助于熟練應(yīng)用ModelSim 進(jìn)行一系列仿真，同時(shí)也拋磚引玉地引導(dǎo)讀者在實(shí)際中發(fā)現(xiàn)和應(yīng)用ModelSim 的調(diào)試程序、比較波形等其他功能。 Clk = not Clk after 25 ns。執(zhí)行仿真時(shí)只要選擇菜單Marco → ExecuteMarco，然后選擇相應(yīng)的宏文件執(zhí)行即可，或者在命令行中輸入do宏文件名。下文主要介紹仿真步驟和測(cè)試激勵(lì)的加載。功能仿真又叫邏輯仿真，是指在不考慮器件延時(shí)和布線延時(shí)的理想情況下對(duì)源代碼進(jìn)行邏輯功能的驗(yàn)證；而時(shí)序仿真是在布局布線后進(jìn)行，它與特定的器件有關(guān)，又包含了器件和布線的延時(shí)信息，主要驗(yàn)證程序在目標(biāo)器件中的時(shí)序關(guān)系。 （3）啟動(dòng)仿真器 　　該步驟主要是把所有仿真的文件加載到當(dāng)前的仿真環(huán)境中。 Clk: in std_logic)。實(shí)際上它的輸入激勵(lì)是存儲(chǔ)在dat 文件中的，在測(cè)試文件中讀入這些數(shù)據(jù)，如果用VHDL 編寫程序，需要textio 庫(kù)和VHDL93 標(biāo)準(zhǔn)的支持，限于篇幅這里就不詳細(xì)介紹，詳情請(qǐng)參見(jiàn)有關(guān)文獻(xiàn)。時(shí)序仿真的方法和步驟和功能仿真基本相同，但有兩點(diǎn)需要注意：一是一般布局布線后生成的網(wǎng)表并不包含timing 數(shù)據(jù)，會(huì)用一個(gè)SDF（Standard Delay Format）文件來(lái)存儲(chǔ)timing數(shù)據(jù)，它通常是由布局布線工具產(chǎn)生，在做時(shí)序仿真時(shí)要用到。 signal D1 : std_logic_vector(7 downto 0) :=(other = ‘1’)。 （4）執(zhí)行仿真 　　該步驟是正式執(zhí)行仿真了，在仿真前最重要的一個(gè)步驟就是加載激勵(lì)，如要對(duì)下面的加法器進(jìn)行仿真，加法器實(shí)體說(shuō)明如下： entityAdd is port(D1: in std_logic_vector(7 downto 0)；輸入 D2: in