【正文】 靠性設計 基于無線公網(wǎng)模塊的應用已經(jīng)積累了一定經(jīng)驗，總得來說仍然是驅(qū)動層及應用程序?qū)与p重保護，驅(qū)動層通過查詢模塊，獲取鏈路狀態(tài)；應用程序通過與上位機的通信超時機制判斷鏈路狀態(tài)；一旦發(fā)現(xiàn)鏈路異常，即通過重啟鏈路方式修復通信。 GPS 通訊 模塊接口 ： 因主 CPU 串口有限（只有 3 路， 2 路用作 232/485 通訊、剩下 1 路用作 GPRS/CDMA 20 通訊），故用軟串口與 GPS 模塊進行通訊，外加兩個 GPIO 控制 GPS 模塊的復位及喚醒。 10%VC C _3V3DC 2950402104177。 1 ％R 27204024. 7K177。 1%F PGA_C S 5EBI _D [ 0: 15] 4, 5EM A_A[ 0: 9] 4, 5EM A_OE 4, 5EM A_W E 4, 5+C 30010uF / 16V/ AT P8SM DC 9222pFR 14559K 1%VD D _1V2DR 14659K 1%C 934. 7uFL5C D R H 3D 144R 7U 11AS1301IN4EN1FB5LX3GND2F B11M C P0603F 3001122VD D _1V2DEM A_A3EM A_A2EM A_A1EM A_A8EM A_A7EM A_A6EM A_A5EM A_A4EM A_A0EM A_A9G430M H zVC C4NC1C LK3GN D2VC C _3V3DC 810402104177。 1%R 105R 1500402100R 177。 1%C PU _D D R _A13C PU _D D R _A[ 0: 13]5C PU _D D R _D [ 0: 15] 2） NANDFLASH 因 OMAPL138ZWT 內(nèi)部集成的 ROM 較小，需外擴一片 NANDFLASH，可利用芯片內(nèi) 置 的 EMIFA 接 口 外 擴 一 片 1Gb 或 2Gb 容 量 的 NANDFLASH ： MT29F1G08ABAEAWPIT 或 MT29F2G08ABAEAWPIT。 1%R 16040227R 177。 1%R 71040227R 177。 7 . 設計原理： 1） DDR2 因 OMAPL138ZWT 內(nèi)部集成的 RAM 較小，需外擴一片 RAM，可利用芯片內(nèi)置的DDR2/mDDR 控制器接口外擴一片 32M 或 64M 容量的 DDR2 SDRAM： MT47H32M16HR或 MT47H64M16HR 接口如 Figure 1519 所示，引腳定義如 Table 151 所示； 為滿足信號完整性要求，需要在信號線進行端接處理。 . ......................................................................................................................... 44 4 1. 引言 . 前言 . 文檔術語 . 參考文檔 2. 開發(fā)環(huán)境 硬件設施：普通個人 PC 軟件： protel99 se Cadence 5 3. 硬件詳細設計 . 系統(tǒng)架構 背板OMAPL138 +FPG(EPC25)FPGA(EP4CE6)+D760 X2AD采集板 X4FPGA(EP4CE6)遙信遙控板 X4主板 X1電源板 X1LVDS TXLVDS RXLVDS TXLVDS RXLVDS TX X8LVDS RX X8+5V+24V . 主板 6 . 主板硬件框圖 E M I F AFPGA*9L V D S 0L V D S 8…內(nèi) 存 芯 片M T 4 7 H 6 4 M 1 6 H RD D R 2 S D R A M程 序 存 儲 芯 片M T 2 9 F 2 G 0 8 A B A E A W PN A N D F L A S HEMIFADDR2以 太 網(wǎng)D M 9 1 6 1O M A P 1 3 8R M I IU A R T * 2短 距 離 無 線 模 塊 S R W F 1 0 2 2sUARTM M C S D 1G P S 模 塊sUARTR J 4 5 接 口F P G AU A R TG P R S / C D M A 模 塊S I M卡 座R S 2 3 2 / 4 8 5 芯 片2 路2 3 2 / 4 8 5接 口I I CA D C 芯 片A D S 1 0 1 5兩 路 直流 量 接口U S B接 口U S B 1 ( U S B 2 . 0 H O S T )S D 卡 槽電 源 模塊G P I O ( 控 制 信 號 與 檢 測 信 號 )遙 測遙 信遙 控G P I O 作 為 同 步 信 號加 密 芯 片時 鐘 芯 片溫 度 傳 感 器S P I . CPU 核心板 . 功能： 保存各種數(shù)據(jù)，參數(shù)設置等其他需要保存的數(shù)據(jù)及給各功能模塊提供邏輯接口。 1%R 65040227R 177。 1%R 13040227R 177。 10%R 1231K/1% 1/10WVC C _1V8DD D R _VR EF1R 1241K/1% 1/10WC 1190402100nF 177。其端接電阻與真實的 LVDS接口的不同 。 1%U 413DALT ER A EP3C 25F 256Vers ion = 1. 0D C LKH1nST AT U SF4T C KH3T D IH4T D OJ4TMSJ5C ON F _D ON EH 14D AT A0H2nC EJ3nC ON F I GH5M SEL0H 13M SEL1H 12M SEL2G12C LK0E2C LK1E1C LK2M2C LK3M1C LK4E15C LK5E16C LK6M 15C LK7M 16C LK8A9C LK9B9C LK10A8C LK11B8C LK12T9C LK13R9C LK14T8C LK15R8R 163040250R 177。 1%R 1430402100R 177。 1%C 220402104177。 19 . 可靠性設計 本部分在公司以往各產(chǎn)品中使用效果良好，時鐘精確度高。接口波特率為1200/2400/4800/9600/19200bps可選，格式 為 8N1/8O1/8E1用戶自定義，可傳輸無限長的數(shù)據(jù)幀，用戶編程靈活。 . 接口 RS232 或 RS485 電路用過 UART 口與 CPU 相連。 GPS 模塊： GPS模塊選用 SKG16A，通過 CPU的軟串口將 GPS信息傳輸給 便于觀察與調(diào)試。原理圖如下： 16 P O W E R F O R C P UR 90 1E / 5% / 1/ 10 W+C 2810uF/16V X5RR 91 49 9K / 1% 1/ 10 WU5T PS 65 02 50 R H BRVD C D C 31PGND32L33VI N D C D C 34 VI N D C D C 15L16PGND17VD C D C 18D EF D C D C 19FB_LDO210FB_LDO111Vdd_alive12AGND213VLDO214VINLDO15VLDO116EN _L D O17 EN _D C D C 318 EN _D C D C 219 EN _D C D C 120 PW R F AI L21DEFDCDC222M OD E23 EN _V dd _a liv e24VD C D C 225PGND226L227VI N D C D C 228 VC C29PW R F AI L_ SN S30AGND131D EF D C D C 332TER_PAD33R 9330 0K / 1% 1/ 10 WR 9220 0K / 1% 1/ 10 WR 9516 0K / 1% 1/ 10 WR 9460 K/ 1% 1/ 10 WPW R _F AI LnVC C _5 VD+C 2910uF/16V X5REN _D C D C 21V 2_ LD O1V 8_ LD OR 974. 7K / 5% 1/ 10 WR 98 57 6K / 1% 1/ 10 WEN _D C D C 1VC C _5 VDC 301uF/16V X7RC 321uF/16V X7RL12. 2u H / 1. 7AR 990ER 10 0 4. 7K / 5% 1/ 10 W+C 3310uF/16V X5RVD C D C 3L32. 2u H / 1. 7AVC C _1 V8 DVC C _1 V3 DPE R _I N _M OD E+C 3410uF/16V X5R+C 4810uF/16V X5R+C 4710uF/16V X5RVD C D C 1VC C _5 VDF B3M M Z 20 12 S1 21 A+C8510uF/16V X5R+C8710uF/16V X5RVC C _3 V3 DC 882. 2u F / 16 V X 7RC 89 2. 2u F / 16 V X 7RPE R _I N _M OD EVC C _5 VDR 10 44. 7K / 5% 1/ 10 W+C 9010uF/16V X5RVD C D C 2L23. 3u H / 2. 6AVC C _3 V3 D 1, 2, 4, 5, 6GN D 1, 2, 4, 5, 6VC C _1 V3 D 11V 2_ LD O 11V 8_ LD O 1VC C _2 V5 DVC C _5 VD 6 5V _I N 1F B5 M C P0 60 3F 30 01122F B6M C P0 60 3F 30 01122F B7M C P0 60 3F 30 01122F B8M C P0 60 3F 30 01122F B9M C P0 60 3F 30 01122T P1SM DT P2SM DT P4SM DT P6SM DT P5SM D 上電順序邏輯電路如下，上電邏輯， +5V輸入時 _DCDC3拉高→ VDCDC3輸出 VCC_1V3D→拉高