【正文】 信號(hào)功率測(cè)量結(jié)果 單位： W 信號(hào)總功 率 最大功率 次大功率 各頻率點(diǎn)功率和 各頻率功率和與 總功率誤差 理論值 0 本系統(tǒng)測(cè)得 % 信號(hào)功率及各頻率分量功率測(cè)量結(jié)果 單位： W 頻率 (Hz) 信號(hào)總功率 最大功率 次大功率 各頻點(diǎn)功率 和 誤差 1 f1=10K,f2=9K % 2 f1=1K,f2=3K % 3 f1=110,f2=100 % 4 f1=30,f2=20 % 綜合各項(xiàng)測(cè)試結(jié)果得總功率相對(duì)誤差小于 1%，各頻率功率誤差小于 2%。 } } } void output() { int i。i++) { W[i].real=cos(2*PI/size_x*i)。i++) { l=( 1i )。 void add(plex a,plex b,plex *c)。這是周期信號(hào)頻譜的最基本特點(diǎn)。 進(jìn)行 FFT 的點(diǎn)數(shù)按 計(jì)算。 配置步驟 （ 1） 新建一個(gè) Quartus II工程， ToolsSopc Builder，進(jìn)入到軟核開(kāi)發(fā)環(huán)境。該芯片內(nèi)部 自帶采樣保持器（ SHA）、 10伏基準(zhǔn)電壓源、時(shí)鐘源以及可和微處理器總線直接接口的暫存 /三態(tài)輸出緩沖器。 放大電路同時(shí)設(shè)置了 1， 2, 20， 200， 4 個(gè)放大通道，分別對(duì) 10Vpp、5Vpp、 500mVpp、 50mVpp 信號(hào)進(jìn)行不同放大，這樣將可測(cè)量信號(hào)的動(dòng)態(tài)范圍擴(kuò)展到了 10mV；電路圖見(jiàn)圖 21。傳統(tǒng)模擬方式或有源濾波芯片難以實(shí)現(xiàn)很好的頻帶外衰減。 所以我們選用方案二作為本音頻分析儀的實(shí)現(xiàn)方式。如：語(yǔ)音編碼中需要判斷語(yǔ)音的清濁音特征并提取濁音的基因周期；語(yǔ)音識(shí)別中需要提取符合人耳聽(tīng)覺(jué)特性的到普參數(shù)等。 SEG7_BASE 的宏定義在 中，實(shí)際上就是在 SOPC Builder 中的 seg7_avalon 的基地址 0x00010800。 Altera 公司推出的 Nios 嵌入式處理器軟核，通過(guò)軟件編程的方法可靈活地實(shí)現(xiàn)嵌入式處理器的功能，并且針對(duì) FPGA 進(jìn)行性能優(yōu)化，可大大提高系統(tǒng)性能。 特別是， Nios II 系列支持使用專用指令。 8． 板級(jí)仿真與驗(yàn)證 板級(jí)仿真主要應(yīng)用于高速電路設(shè)計(jì)中，對(duì)高速系統(tǒng)的信號(hào)完整性、電磁干擾等特征進(jìn)行分析，一般都以第三方工具進(jìn)行仿真和驗(yàn)證。 通信技術(shù)畢業(yè)論文 7 5． 綜合后仿真 綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。目前，在實(shí)際開(kāi)發(fā)中應(yīng)用最廣的就是 HDL 語(yǔ)言輸入法，利用文本描述設(shè)計(jì)，可以分為普通 HDL 和行為 HDL。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 對(duì)音頻信號(hào)和數(shù)字信號(hào)處理的方法進(jìn)一步鞏固 2 FPGA 開(kāi)發(fā)技術(shù)概述 FPGA 技術(shù)特點(diǎn) FPGA 是英文 Field Programmable GateArray（現(xiàn)場(chǎng)可編程門(mén)陣列）的縮寫(xiě)，它是在 PAL、 GAL、 PLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，是專用集成電路（ ASIC）中集成度最高的一種。 SoC 技術(shù)使應(yīng)用電子系統(tǒng)設(shè)計(jì)工程師變成了一個(gè)面向應(yīng)用的電子器件設(shè)計(jì)工程師西叉歐。首先，功能的實(shí)現(xiàn)不再針對(duì)功能電路進(jìn)行綜合，而是針對(duì)系統(tǒng)整體固件實(shí)現(xiàn)進(jìn)行電路綜合，也就是利用 IP技術(shù)對(duì)系統(tǒng)整體進(jìn)行電路結(jié)合。 SoC (System on Chip)設(shè)計(jì)技術(shù)始于 20 世紀(jì) 90 年代中期 ,隨著半導(dǎo)體工藝技術(shù)的發(fā)展 ,IC 設(shè)計(jì)者能夠?qū)⒂鷣?lái)愈復(fù)雜的功能集成到單硅片上 , SoC 正是在集成電路 ( IC)向集成系統(tǒng) ( IS)轉(zhuǎn)變的大方向下產(chǎn)生的。配合 12 位 A/D 轉(zhuǎn)換芯片 AD1674，和前端自動(dòng)增益放大電路，使在 50mV 到 5V 的測(cè)量范圍下，單一頻率功率及總功率測(cè)量誤差均控制在 1%以內(nèi)。 SoC 將系統(tǒng)的主要功能綜合到一塊芯片中，本質(zhì)上是在做一種復(fù)雜的IC 設(shè)計(jì)。這種設(shè)計(jì)的結(jié)果是一個(gè)以功能集成電路為基礎(chǔ)，器件分布式的應(yīng)用電子系統(tǒng)結(jié)構(gòu)。用戶只須根據(jù)需要選擇并改進(jìn)各部分模塊和嵌入結(jié)構(gòu)，就能實(shí)現(xiàn)充分優(yōu)化的固件特性，而不必花時(shí)間熟悉定制電路的開(kāi)發(fā)技術(shù)。因此，完全可以將一個(gè)復(fù)雜的數(shù)字系統(tǒng)集成到一片 FPGA（即 SoPC）中，從而使得所設(shè)計(jì)的電路通信技術(shù)畢業(yè)論文 4 系統(tǒng)在其規(guī)模、可靠性、體積、功耗、性能指標(biāo)、上市周期、開(kāi)發(fā)成本、產(chǎn)品維護(hù)及硬件升級(jí)等多方面實(shí)現(xiàn)最優(yōu)化，為 SoC 的實(shí)現(xiàn)提供了一種簡(jiǎn)單易行而成本低廉的手段。使用 FPGA 來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標(biāo)和復(fù)雜度，對(duì)工作速度和芯片本身的各種資源、成本等方面進(jìn)行權(quán)衡，選擇合理的設(shè)計(jì)方案和合適的器件類型。 4． 綜合 所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。布線結(jié)束后，軟件工具會(huì)自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。 Quartus II 支持 Altera 的 IP核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。設(shè)計(jì)者能夠用 Altera Quartus II 開(kāi)發(fā)軟件中的 SOPC Builder 系統(tǒng)開(kāi)發(fā)工具很容易地創(chuàng)建專用的處理器系統(tǒng)，并能夠根據(jù)系統(tǒng)的需求添加 Nios II 處理器核的數(shù)量。 seg7_avalon。 通信技術(shù)畢業(yè)論文 11 傅里葉變換 傅里葉指出，一個(gè)任意的周期函數(shù) x(t)都可以分解為無(wú)窮多個(gè)不同頻率正弦信號(hào)的和，這即是傅里葉級(jí)數(shù)。 方案選擇 1 整體方案選擇 音頻分析儀可分為模擬式與數(shù)字式兩大類。 5V，即峰峰值 10V。但對(duì)單個(gè)頻點(diǎn)處的功率測(cè)量無(wú)能為力。間接轉(zhuǎn)換器型速度慢，如雙積分型 A\D 轉(zhuǎn)換器。 另外，在 Altera提供的 Nios II IDE里面，可以輕松實(shí)現(xiàn) C語(yǔ)言到 HDL語(yǔ)言的轉(zhuǎn)換，在硬件上實(shí)現(xiàn)程序的功能，據(jù)測(cè)試，硬件加速可以提高 50倍的運(yùn)算速度。 最后的配置圖所示 ： 通信技術(shù)畢業(yè)論文 18 配置好了之后，點(diǎn)擊 Generate，生成 VerilogHDL和 ptf文件。其轉(zhuǎn)移函數(shù)具體系數(shù)計(jì)算可通過(guò)通信技術(shù)畢業(yè)論文 20 Matlab 的 Filter Design amp。 }plex。 output()。 sub(x[j+k],product,amp。 while(t) { j=j1。 cimg=+。通過(guò)本次設(shè)計(jì)，我們的動(dòng)手能力以及處理問(wèn)題的能力都有了很大的提高，并加深了對(duì)信號(hào)處理的理解，我們的收獲很大！ 5 參考文獻(xiàn) 【 1】 Vinay K. Ingle John G. Proakis 數(shù)字信號(hào)處理 科學(xué)出版社 20xx 年 【 2】 程佩青 數(shù)字信號(hào)處理教程 清 華出版社 20xx 年 【 3】 吳京等 信號(hào)與系統(tǒng)分析 國(guó)防科技大學(xué)出版社 20xx 年 【 4】 周立功等 SOPC 嵌入式系統(tǒng)基礎(chǔ)教程 北京航空航天大學(xué)出版社 【 5】 (美 )Uwe MeyerBaese 數(shù)字信號(hào)處理的 FPGA 實(shí)現(xiàn) 清華大學(xué)出版社 。 else printf(%.4fj\n,x[i].img)。j=0。 add(x[j+k],product,amp。 initW()。 系統(tǒng)框圖及流程圖如下： 通信技術(shù)畢業(yè)論文 21 FFT 源程序（僅核心部分） include include include define size_x N typedef struct { double real。 2 IIR 數(shù)字低通濾波器設(shè)計(jì) 在進(jìn)行 FFT 運(yùn)算之前應(yīng)當(dāng)盡量避免頻譜的混疊，即對(duì)帶外信號(hào)要進(jìn)行盡可能大的衰減，挈比雪夫 (Chebyshev) II 型濾波器具有通帶內(nèi)平坦并且衰減速度快的特點(diǎn)。 （ 8） 加入 sdram和 cfi_flash控制器。隨著系統(tǒng)日益先進(jìn)，基于標(biāo)準(zhǔn)處理器的方案會(huì)被淘汰，而基于 Nios II處理器的方案是基于 HDL源碼構(gòu)建的，能夠修改以滿足新的系統(tǒng)需求，避免了被淘汰的命運(yùn)。 A\D 轉(zhuǎn)換分直接轉(zhuǎn)換型和間接轉(zhuǎn)換型。 6 信號(hào)功率的計(jì)算。同時(shí)其100K 的采樣頻率也滿足本設(shè)計(jì)中的頻率要求。并在 FPGA 中嵌入了 8 階 IIR 切比雪夫（ Chebyshev） II 型數(shù)字低通濾波器，代替?zhèn)鹘y(tǒng)有源模擬濾波器實(shí)現(xiàn)了性能優(yōu)異的音頻濾波。 數(shù)字信號(hào)處理的核心算法是離散傅立葉變換 (DFT)，是 DFT使信號(hào)在數(shù)字域和頻域都實(shí)現(xiàn)了離散化，從而可以用 通用計(jì)算機(jī) 處理離散信號(hào)。 4. 加入 Nios II Processor，選 Nios II/e，精簡(jiǎn)型夠用了。 Nios II 處理器也能夠在 HardCopy 器件中實(shí)現(xiàn)， Altera還為基于 Nios II 處理器的系統(tǒng)提供 ASIC 的移植方式。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本 完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個(gè)元件。常用的工具有 Model Tech 公司的 ModelSim、 Sysnopsys 公司的 VCS 和 Cadence公司的 NCVerilog 以及 NCVHDL 等軟件。FPGA 的開(kāi)發(fā)流程一般如圖 1 所示，包括電路設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)、布線后 仿真、板級(jí)仿真以及芯片編程與調(diào)試等主要步驟。通過(guò)軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。近幾年來(lái)發(fā)展起來(lái)的 SoPC 技術(shù)則提供了另一種有效的解決方案，即用大規(guī)模可編程器件 FPGA 來(lái)實(shí)現(xiàn) SoC的功能。但是，定通信技術(shù)畢業(yè)論文 3 制式電路設(shè)計(jì)的應(yīng)用電子系統(tǒng) 不易達(dá)到最佳，特別是固件特性更是具有相當(dāng)大的分散性。當(dāng)今電子系統(tǒng)的設(shè)計(jì)已經(jīng)不再是利用各種通用 IC 進(jìn)行 PCB板級(jí)的設(shè)計(jì)和調(diào)試，而是轉(zhuǎn)向以 ASIC 或大規(guī)模 FPGA 為物理載體的系統(tǒng)芯片設(shè)計(jì)。從廣義角度講 , SoC 是一個(gè)微小型系統(tǒng) ,如果說(shuō)中央處理器 (CPU)是大腦 ,那么SoC就是包括大腦、心臟、眼睛和手的系統(tǒng)。 FFT。由于 SoC 可以充分利用已有的設(shè)計(jì)積累 ,顯著地提高了 ASIC 的設(shè)計(jì)能力 ,因此發(fā)展非常迅速 ,引起了工業(yè)界和學(xué)術(shù)界的關(guān)注。因此，使設(shè)計(jì)結(jié)果的電磁兼容特性得到 極大提高。 SoC 的實(shí)現(xiàn) 微電子制造工藝的進(jìn)步為 SoC 的實(shí)現(xiàn)提供了硬件基礎(chǔ)，微電子技術(shù)的近期發(fā)展成果又為 SoC 的實(shí)現(xiàn)提供了多種途徑，而 EDA 軟件技術(shù)的提高則為SoC的實(shí)現(xiàn)創(chuàng)造了必要的開(kāi)發(fā)平臺(tái)。用戶可對(duì) FPGA 內(nèi)部的邏輯模塊和 I/O模塊重新配置，以實(shí)現(xiàn)用戶的邏輯。可以說(shuō)， FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。而在中大型工程中，主要使用行為 HDL，其主流語(yǔ)言是Verilog HDL 和 VHDL。但這一步驟不能估計(jì)線延時(shí)，因此和布線后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件， Bitstream Generation），然后將編程數(shù)據(jù)下載到 FPGA 芯片中。用戶能為系統(tǒng)中使用的每個(gè) Nios II 處理器創(chuàng)建多達(dá) 256 個(gè)專用指令，這使得設(shè)計(jì)者能夠細(xì)致地調(diào)整系統(tǒng)硬件以滿足性能目標(biāo)。 Nios 嵌入處理器軟核在國(guó)外已廣泛應(yīng)用于通信、家電和控制等眾多領(lǐng)域 。 3 語(yǔ)音信號(hào)處理 數(shù)字信號(hào)處理 數(shù)字信號(hào)處理的目的是對(duì)真實(shí)世界的連續(xù)模擬信號(hào)進(jìn)行測(cè)量或 濾波 。 根據(jù)所分析出的參數(shù)的性質(zhì)的不同可以分為：時(shí)域分析、頻域分析、倒譜分析、線性預(yù)測(cè)分析等； 根據(jù)分析方法的不同：模型分析方法和非模型分析方法 不論是分析怎樣的參數(shù)以及采用什么分析方法。 FFT 的 VHDL 程序編寫(xiě)難度大，短時(shí)內(nèi)不易實(shí)現(xiàn)。 方案二：在 A/D 前進(jìn)行簡(jiǎn)單的抗混疊濾波，以比較高的速率采樣，然后在 FPGA中用數(shù)字濾波器進(jìn)行精確濾波。 通信技術(shù)畢業(yè)論文 15 峰值保持電路部分采用精密二極管與充電電容進(jìn)行信號(hào)峰值保持。 A/D 模塊電路圖 數(shù)字濾波及 Nios 核實(shí)現(xiàn)方式 Nios II系列軟核處理器是 Altera的第二代 FPGA嵌入式處理器，其性能超過(guò)200DMIPS，在 Altera FPGA中實(shí)現(xiàn)僅需 35美分。 （ 3） 加 入 sysid，用來(lái)配置系統(tǒng)標(biāo)識(shí)，這樣在以后的下載過(guò)程當(dāng)中系統(tǒng)會(huì)進(jìn)行校驗(yàn)，防止不符合系統(tǒng)的代碼下載到軟核當(dāng)中。在滿足頻率分辨力并盡量減小運(yùn)算量的條件下我們可得出某一頻率分辨率與采樣率的關(guān)系。然后繼續(xù)向上觀察，出現(xiàn)第一個(gè)峰值的頻率點(diǎn)處既是這個(gè)信號(hào)的基頻。 void sub(plex a,plex b,plex *c)。jsize_x。 } } void change() { plex te