【正文】 圖 七段譯碼器外部接口 5． ROM 與七段譯碼顯示模塊 為了驗(yàn)證譯碼能否反應(yīng) ROM 表中數(shù)值情況，特意采用 ROM 與七段譯碼聯(lián)合仿真。 END led7s。 圖 選擇 LPM_ROM 窗口 （ 2）選擇 ROM 控制線(xiàn)、地址線(xiàn)和數(shù)據(jù)線(xiàn)。139。139。LOCK=39。OE=39。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。在狀態(tài) st4，由狀態(tài)機(jī)向 FPGA 中的鎖存器發(fā)出鎖存信號(hào)（ LOCK 的上升沿），將 0809 輸出的數(shù)據(jù)進(jìn)行鎖存。 END mux4。嵌入式陣列是由一系列嵌入式陣列塊（ EAB）組成的，它能夠用來(lái)實(shí)現(xiàn)各種存儲(chǔ)器和復(fù)雜的邏輯功能。下降沿啟動(dòng) A/D 轉(zhuǎn)換，之 后 EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。 START： A/D 轉(zhuǎn)換啟動(dòng)信號(hào)，輸入，高電平有效。 對(duì)電子測(cè)量電路的放大器，其輸入信號(hào)的最大幅度一般可能僅有幾毫伏，而共模噪聲電平可能高達(dá)幾伏，所以放大器的輸入漂移、噪聲抑制和共模抑制比對(duì)放大器的動(dòng)態(tài)性能的影響是至關(guān)重要的。 （ 2） 冷 端 補(bǔ)償：熱電偶輸出的熱電勢(shì)為冷端保持為 0℃ 時(shí)與測(cè)量端的電勢(shì)差值，而在實(shí)際應(yīng)用中冷端的溫度是隨著環(huán)境溫度而變化的，故需進(jìn)行冷 端補(bǔ)償。系統(tǒng)軟件設(shè)計(jì)采用模塊化設(shè)計(jì) ， 程序采用匯編語(yǔ)言編程 ， 系統(tǒng)功能由復(fù)位子程序、讀 /寫(xiě)子程序、溫度轉(zhuǎn)換子程序、顯示子程序、報(bào)警子程序等來(lái)完成。與其它的 HDL 相比 ， VHDL 具有更強(qiáng)的行為描述能力 ， 從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。仿真是在 EDA 設(shè)計(jì)過(guò)程中的重要步驟。 原理圖編輯繪制完成后，原理圖編輯器將會(huì)對(duì)輸入的圖形文件進(jìn)行排錯(cuò)，之后再將其編譯成適用于邏輯綜合的文件。這三種可編程的單元分別是輸入 /輸出模塊 IOB(I/O Block)、可編程邏輯模塊 CLB（ Configurable Logic Block）和互聯(lián)資源 IR(Interconnect Resource)?？梢哉f(shuō)這個(gè)階段才真正稱(chēng)內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 4 得上是 EDA 時(shí)期。它是 由溫度傳感器和顯示、記錄儀表構(gòu)成。方案一： 熱電偶在經(jīng)過(guò)多路的選擇之后 , 經(jīng) 冷端補(bǔ)償 和 放大處理，進(jìn)入 A/D 轉(zhuǎn)換器，經(jīng)過(guò)FPGA 芯片 處理并在 LED 上顯示 ；方案二：熱電偶輸出信號(hào)直接經(jīng)集成芯片 MAX6675處理，再經(jīng)過(guò) FPGA 芯片在 LED 上顯示。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說(shuō)明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)校可以公布論文的部分或全部?jī)?nèi)容。 ：任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）。 溫度巡檢儀發(fā)展概況 在溫度巡檢儀沒(méi)有普及運(yùn)用之前，溫度計(jì)測(cè)溫被運(yùn)用在大多數(shù)溫度測(cè)量場(chǎng)合。著名的電路仿真軟件 SPICE (Simulation Program for Integrated Circuit Emphasis)就是這個(gè)時(shí)代的代表作。 FPGA 兼容了 MPGA 和陣列型 PLD 兩者的優(yōu)點(diǎn)，因而具有更高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的設(shè)計(jì)靈活性。 EDA 設(shè)計(jì)流程 圖 是基于 EDA 軟件的 FPGA/CPLD 開(kāi)發(fā)流程框圖，以下將分別介紹各 設(shè)計(jì)模塊的功能特點(diǎn)。 整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在 EDA 平臺(tái)上編輯輸入的 HDL 文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和結(jié)束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 7 獲得門(mén)級(jí)電路甚至更底層的電路描述網(wǎng)表文件。 1987 年底 ， VHDL 被 IEEE(The Institute of Electricaland Electronics Engineers)和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。 DS18B20 的供電方式為外部電源。 此設(shè)計(jì) 是對(duì) 四路溫度 進(jìn)行巡回檢測(cè) ， 經(jīng)四路選擇器 CD4052 將采集信號(hào)送入 集成芯片 MAX6675 進(jìn)行信號(hào)放大、冷端補(bǔ)償、線(xiàn)性化等處理 ，最終顯示。 2． 多路選擇開(kāi)關(guān)（ CD4052） 雙四路模擬開(kāi)關(guān) CD4052 的引腳功能如 圖 所示 。 3） 轉(zhuǎn)換時(shí)間 為 100μs 4） 單個(gè)＋ 5V 電源供電 5） 模擬輸入電壓范圍 0～＋ 5V，不需零點(diǎn)和滿(mǎn)刻度校準(zhǔn)。 （ 3） ADC0809 的內(nèi)部邏輯結(jié)構(gòu) 。 此時(shí)補(bǔ)償電橋?qū)犭娕蓟芈返臒犭妱?shì)沒(méi)有影響。 6）具有快速建立時(shí) 間和時(shí)鐘到輸出的外部寄存器 7）具有良好的軟件設(shè)計(jì)支持和布局布線(xiàn)能力 8．硬件原理圖 見(jiàn)附錄 A 系統(tǒng)軟件設(shè)計(jì) 1． CD4052 控制模塊 如圖 所示， CD4052 模塊用來(lái)控制四支熱電偶的選通， din 為四支熱電偶輸入。 s t 4s t 0s t 3 s t 2s t 1對(duì) 0 8 0 9 初 始 化L O C K : 0 1由 L O C K 信 號(hào) 所 存轉(zhuǎn) 換 好 的 數(shù) 據(jù)啟 動(dòng) A / D 轉(zhuǎn) 換采 樣 周 期 中 等 待E O C = ’ 1 ’ 正 在轉(zhuǎn) 換E O C = ’ 1 ’ 轉(zhuǎn) 換 結(jié) 束O E = ’ 1 ’數(shù) 據(jù) 輸 出 有 效 圖 ADC0809 采樣狀態(tài)圖 A L ES T A R TE O CO ED [ 7 . . 0 ]Z Z Z Z Z Z Z Z D A T A 圖 ADC0809 工作時(shí)序 用狀態(tài)機(jī)對(duì) 0809 進(jìn)行采樣控制首先必須了解工作時(shí)序，然后作出狀態(tài)圖，最后寫(xiě)出相應(yīng)的 VHDL 代碼。 CLK:IN STD_LOGIC。LOCK0=LOCK。OE=39。 WHEN st3=ALE=39。139。 END PROCESS LATCH1。 七段顯示譯碼器是最為常見(jiàn)的顯示譯碼器，它可用于直接驅(qū)動(dòng)七段數(shù)碼管。 WHEN1000=LED7S=0000000。 1．集成芯片 MAX6675 MAX6675 是美國(guó) MAXIM 公司生產(chǎn)的帶有冷端溫度補(bǔ)償、線(xiàn)性校正、熱電偶斷線(xiàn)檢測(cè)等功能的 K 型熱電偶測(cè)量轉(zhuǎn)換電路 ， 其輸出 12 位二進(jìn)制數(shù)字量。 WHEN0110=LED7S=0000010。因此，能直接驅(qū)動(dòng)數(shù)字顯示器，或者能與顯示器配合起來(lái)使用。EVENT THEN REGL=D。139。 ELSE next_state=st2。LOCK=39。139。 USE 。 END if_m4arch。 4）靈活的內(nèi)部連接：快速通道連續(xù)式布線(xiàn)結(jié)構(gòu)帶來(lái)快速可測(cè)試的連線(xiàn)延時(shí)；具有可以用來(lái)實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比較器的專(zhuān)用進(jìn)位鏈；具有實(shí)現(xiàn)高速、多輸入邏輯函數(shù)的專(zhuān)用級(jí)聯(lián)鏈；模仿三態(tài)功能可以實(shí)現(xiàn)內(nèi)部三態(tài)總線(xiàn)；多達(dá) 6 個(gè)全局時(shí)鐘信號(hào)和4 個(gè)全局清除型號(hào)。電 橋由支流穩(wěn)壓電源供電。 Vcc：電源，單一＋ 5V。 5． A/D 轉(zhuǎn)換芯片 ADC0809 （ 1） 主要特性 ： 1） 8 路 8 位 A／ D 轉(zhuǎn)換器，即分辨率 8 位。 K 型熱電偶具有復(fù)現(xiàn)性好，產(chǎn)生的熱電 勢(shì)大，而且線(xiàn)性好，價(jià)格便宜等優(yōu)點(diǎn)；雖然測(cè)量精度偏低，但完全能滿(mǎn)足一般工業(yè)測(cè)量要求。 方案二： 如圖 所示 ，此總體方案主要基于 MAX6675 芯片設(shè)計(jì)而成。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 10 1 2 M 晶 振A T 8 9 C 2 0 5 1D S 1 8 B 2 0復(fù) 位 電 路數(shù) 碼 管 顯 示D S 1 8 B 2 0報(bào) 警 電 路V c c4 . 7 k1 N 圖 多點(diǎn)溫度巡檢系統(tǒng) 測(cè)溫部分的電路 比較 簡(jiǎn)單 ， 溫度信號(hào)由數(shù)字溫度傳感器 DS18B20 采集 ， 在其內(nèi)部直接完成 A/D 轉(zhuǎn)換 ， 通過(guò)單總線(xiàn)輸出數(shù)字信號(hào)送入 AT89C2051 進(jìn)行處理。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 8 硬件測(cè)試 最后是將含有載入了設(shè)計(jì)的 FPGA 或 CPLD 的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的設(shè)計(jì)工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。利用 HDL 綜合器對(duì)設(shè)計(jì)進(jìn)行綜合是十分重要的一部，因?yàn)榫C合過(guò)程將把軟件設(shè)計(jì)的 HDL 描述與硬件結(jié)構(gòu)掛鉤，是將然間轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文字描述與硬件實(shí)現(xiàn)的一座橋梁。 （ 2）由于 FPGA 中的編程數(shù)據(jù)存儲(chǔ)器是一個(gè)靜態(tài)隨即存儲(chǔ)器，斷電時(shí)數(shù)據(jù)將隨之丟失，因此，每次開(kāi)始工作時(shí)都要重新安裝編程數(shù)據(jù)，并需要配備保存變成數(shù)據(jù)的EPROM。而利用計(jì)算機(jī)進(jìn)行的單片機(jī)系統(tǒng)的開(kāi)發(fā)，主要是軟件開(kāi)發(fā)，在這個(gè)過(guò)程中只需程序編譯器就可以 了，綜合器和適配器是沒(méi)有必要的，其仿真過(guò)程是局部的且比較簡(jiǎn)單。 第二階段從 70 年代開(kāi)始 ， 隨著產(chǎn)業(yè)發(fā)展的迫切需要 ， 除了將 CAD 用于電路繪圖外 ，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì) ， 通過(guò)網(wǎng)絡(luò)表將兩者結(jié)合在一起。例如：在冶金工業(yè)、化工生產(chǎn)、電力工程、造紙行業(yè)、機(jī)械制造和食品加工等諸多領(lǐng)域中，人們都需要對(duì)各類(lèi)加熱爐、熱處理爐、反應(yīng)爐和鍋爐中的溫度進(jìn)行檢測(cè)和控制。 涉密論文按學(xué)校規(guī)定處理。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)的成果作品。 關(guān)鍵詞： 熱電偶 ； 溫度巡檢儀 ； FPGA； 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) V FPGAbased thermocouple temperature data logging devices design Abstract With the development of science and technology， The field of industrial control needs for realtime field data acquisition and control, for example, power plants, iron and steel plant, chemical industry production of large amounts of data, they also need to conduct onsite collection, and the temperature acquisition is an extremely important part of them. The topics needs the temperature of the technical requirements， I design a 4way Thermocouple Temperature Detector. The instrument can detect the four test points temperature， Can be widely used in industrial production and people39。再經(jīng)數(shù)字電路或 微處理器及外圍電路處理后輸出驅(qū)動(dòng)顯示和記錄機(jī)構(gòu)，周期性地采集被測(cè)信號(hào)。如上所述， EDA 就是利用計(jì)算機(jī) ， 通過(guò)軟件方式的設(shè)計(jì)和測(cè)試 ， 達(dá)到對(duì)既定功能的硬件系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)。 3． FPGA 結(jié)構(gòu)的主要優(yōu)點(diǎn)有： （ 1） FPGA 中除了極少的幾個(gè)引腳以外，大部分引腳都與可編程的 IOB 相連，且均可根據(jù)要求設(shè)置成輸入或輸出。 波形圖輸入發(fā)則是將待設(shè)計(jì)的電路看成是一個(gè)黑盒子，只需告訴 EDA 工具黑盒子電路的輸入和輸出時(shí)序波形圖， EDA 工具即能根據(jù)此完成黑盒子電路的設(shè)計(jì)。但時(shí)序仿真的仿真文件必須來(lái)自針對(duì)具體器件的綜合器與適配器。就目前流行的 EDA 工具和 VHDL 綜合器而言 ， 將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA 和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題。 D S 1 8 B 2 0D S 1 8 B 2 0A T 8 9 S 5 1L E D 1L E D 4L a b V I E WP C........ 圖 多路溫度巡回檢測(cè)系統(tǒng)框圖 總體方案選擇與設(shè)計(jì) 本設(shè)計(jì)選擇了基于 FPGA 的兩種方案。 此次設(shè)計(jì)用到 K 型熱電偶，即 鎳鉻鎳硅熱電偶 。 圖 高共模抑制比差動(dòng)放大電路 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書(shū) (畢業(yè)論文 ) 16 為了提高輸入阻抗和降低失調(diào)電壓漂移，其最常用電路 如圖 所示 。 OE：數(shù)據(jù)輸出允許信號(hào)，輸入，高電平有效。當(dāng) OE輸入高電平時(shí)，輸出三態(tài)門(mén)打開(kāi)，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線(xiàn)上。 FLEX10K 還具有多個(gè)低失真時(shí)鐘，以及時(shí)鐘鎖定和時(shí)鐘自舉鎖相環(huán)電路，內(nèi)部三態(tài)總線(xiàn)等特性。 ELSIF(sel=01)THEN yout=din(1)。 在一個(gè)完整的采樣周期中，狀態(tài)機(jī)中最先被啟動(dòng)的是以 CLK 為敏感信號(hào)的時(shí)序進(jìn)程，接著組合進(jìn)