【正文】 沒有何老師的幫助也就沒有今天的這篇論文。 39。clsif( readevent and read = 39。039。end if。 FPGA的編程 FPGA編程使用VHDL語言，主要包括對(duì)ADS8344的數(shù)據(jù)讀寫、異步數(shù)據(jù)編解碼等。FPGA可以先通過緩存控制模塊將前端傳來的數(shù)據(jù)寫入一片RAM，同時(shí)控制接口邏輯模塊將另一片RAM的數(shù)據(jù)上傳到主機(jī)，實(shí)現(xiàn)了讀寫可以同時(shí)進(jìn)行，這樣就節(jié)省了很多PCI總線的等待時(shí)間，使效率大大提高，可以滿足一些高速傳輸?shù)膽?yīng)用。乒乓傳輸部分包括兩個(gè)開關(guān)控制以及兩片高速RAM?？梢燥@式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。設(shè)計(jì)的規(guī)模可以是任意的；語言不對(duì)設(shè)計(jì)的規(guī)模施加任何限制。FPGA的配置電路圖如10所示：圖10 FPGA的配置電路第4章 數(shù)據(jù)采集系統(tǒng)的軟件設(shè)計(jì) FPGA芯片的Verilog HDL程序設(shè)計(jì)Verilog HDL是一種硬件描述語言，是一種以文本形式來描述硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。PLLnum_OUTn（I/O）：鎖相環(huán)時(shí)鐘輸出。鎖相環(huán)PLL則可以完成分頻、倍頻、移相等有關(guān)時(shí)鐘的基本操作。（2）主從模式：一片PRAM配置多片F(xiàn)PGA。 FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。還有一種是采用多級(jí)與非門結(jié)構(gòu)的Altera公司的FPGA，在多級(jí)與非門結(jié)構(gòu)中，可編程邏輯單元是一個(gè)異或邏輯塊。FPGA是在PAL,GAL,EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。而溫度的變化、電源電壓的波動(dòng)和制造工藝的偏差都會(huì)影響基準(zhǔn)電壓的特性。如果BUSY是低時(shí) MSB 去低轉(zhuǎn)換后，未來屬于外部串行時(shí)鐘邊緣將寫出關(guān)于 DOUT 行 (D14D0) 。ADS8344的內(nèi)部結(jié)構(gòu)圖如圖4所示： 圖4 ADS8344的內(nèi)部結(jié)構(gòu) 它主要包括輸入緩沖、時(shí)鐘以及時(shí)序管理單元、流水線A/D、內(nèi)部電壓基準(zhǔn)電路以及輸出電平控制電路。主要應(yīng)用在數(shù)據(jù)采集、測(cè)試與測(cè)量設(shè)備、工業(yè)過程控制、PDA、電池供電系統(tǒng)。數(shù)據(jù)采集前端調(diào)理電路如圖2所示：圖2 信號(hào)調(diào)節(jié)電路其傳遞函數(shù)為： 式中：VOUT為轉(zhuǎn)換后的單極性電壓信號(hào)；VREF由電壓基準(zhǔn)源提供，在圖中是+2．5V；VIN為輸入的一15～+15 V電壓信號(hào)。數(shù)據(jù)采集的任務(wù)，具體地說，就是采集傳感器輸出的模擬信號(hào)并轉(zhuǎn)換成計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，然后送入計(jì)算機(jī)或相應(yīng)的信號(hào)處理系統(tǒng)，根據(jù)不同需要進(jìn)行相應(yīng)的計(jì)算和處理，得出所需的數(shù)據(jù)。因此，F(xiàn)PGA的使用非常靈活。FPGA的時(shí)鐘頻率可高達(dá)100MHz以上和I/O端口多，可以自定義端口功能等特點(diǎn)設(shè)計(jì)，并且可以將其模塊化為A/D控制及并串轉(zhuǎn)換、乒乓傳輸控制、RAM讀寫控制3部分。20世紀(jì)90年代至今，由于微電子技術(shù)和集成電路制造技術(shù)的不斷進(jìn)步，出現(xiàn)了高性能、高可靠性的單片數(shù)據(jù)采集系統(tǒng)。在生產(chǎn)過程中，應(yīng)用數(shù)據(jù)采集。隨著計(jì)算機(jī)技術(shù)和電子信息技術(shù)的飛速發(fā)展和日益普及，數(shù)據(jù)采集系統(tǒng)也得到了廣泛應(yīng)用。關(guān)鍵詞：數(shù)據(jù)采集；FPGA；ADS8344 Compression System Design Based on FPGAAbstract： With the rapid development of puter science and mobile munication,dataacquisition system is developing towards multichannel、 highspeed and order to meet this tendency,this paper has devised a dataacquisitionsystem which is based on FPGA with multichannel and highspeed,and this system canprovide the right data for special measurement instrument.In the production process,the application of data acquisition system can gather,monitor and record the technological parameter in the production provide means of improve the product quality and reduce the the puter technology and the electronic information technology39?；诖?，本文結(jié)合實(shí)際的項(xiàng)目，設(shè)計(jì)一種應(yīng)用FPGA的高速多通道的儀器用數(shù)據(jù)采集系統(tǒng)，希望能為實(shí)際的產(chǎn)品提供有用的參考。目前，國(guó)外企業(yè)已經(jīng)推出了很多能適應(yīng)不同條件，不同精度要求的數(shù)據(jù)采集系列產(chǎn)品。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 A/D轉(zhuǎn)換的基本過程模擬量是時(shí)間上和幅值上都連續(xù)的一種信號(hào)，模擬量經(jīng)過采樣后得到的信號(hào)是時(shí)間上離散，幅值上連續(xù)的信號(hào)，即離散信號(hào)，這一過程就是采樣過程。A/D芯片轉(zhuǎn)換后的二進(jìn)制數(shù)據(jù)在FPGA的控制下先經(jīng)由FPGA內(nèi)部的緩沖，再經(jīng)由UART內(nèi)部的收發(fā)器，上傳數(shù)據(jù)到上位機(jī)中，從而實(shí)現(xiàn)多路數(shù)據(jù)的采集和處理。轉(zhuǎn)換精度與轉(zhuǎn)換速度是衡量A/D與D/A轉(zhuǎn)換器的重要技術(shù)指標(biāo)。DCLK：外部時(shí)鐘輸入端，該外部時(shí)鐘決定了芯片的轉(zhuǎn)換率（fDCLK＝24fSAMPLE）。這免除不必生BUSY 轉(zhuǎn)換時(shí)鐘和允許轉(zhuǎn)換結(jié)果微處理器被閱讀處理器回在任何時(shí)鐘頻率從0MHz便利。PD1～PD0：功率管理選擇位。如圖7所示：圖7 參考電壓按照TL341數(shù)據(jù)手冊(cè)提供的輸出的穩(wěn)壓電壓的計(jì)算公式，TL341的3號(hào)引腳的電壓值Vo=（1+W1/R18）Vref?；贏D9446采集芯片反熔絲編程的FPGA具有體積小、集成度高和高速度的特點(diǎn)，還具有加密、防拷貝、抗干擾以及不需外接只讀存儲(chǔ)器的特點(diǎn)，但只能一次編程，比較適合于定型產(chǎn)品。隨著大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入“片上可編程系統(tǒng)”(SOPC)的新紀(jì)元：芯片朝著高密度、低壓、低功耗方向挺進(jìn):在SOC芯片上可以將微處理器、數(shù)字信號(hào)處理器、存儲(chǔ)器、邏輯電路、模擬電路集成在一個(gè)芯片上。目前主流FPGA都采用了基于SARM工藝的查找表結(jié)構(gòu)。其中，內(nèi)部邏輯，外部引腳能夠驅(qū)動(dòng)寄存器的時(shí)鐘輸入、時(shí)鐘使能輸入和復(fù)位輸入、時(shí)鐘輸入和復(fù)位輸入也可以通過全局時(shí)鐘樹驅(qū)動(dòng)。用 。nCSO（I/O）：FPGA片選信號(hào)輸出，連接至配置器件的nCS管腳。開關(guān)級(jí)基本結(jié)構(gòu)模型，例如p m o s 和n m o s等也被內(nèi)置在語言中。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。其中，CS接地，使ADS8344總處于選通狀態(tài)。接口控制邏輯模塊靠近計(jì)算機(jī)的總線端，主要是對(duì)總線接口芯片的local端的信號(hào)進(jìn)行控制，以達(dá)到通過接口芯片上傳到主機(jī)的目的。采用自頂而下的設(shè)計(jì)方法，分別完成各個(gè)模塊的代碼編寫。039。 SGL／DIF——模擬通道輸入方式選擇位。由于讀取的數(shù)據(jù)是16位，而異步數(shù)據(jù)是10位(1位起始位，8位數(shù)據(jù)位，l位停止位)，因此要對(duì)數(shù)據(jù)重新編碼。039。該系統(tǒng)應(yīng)用于某研究所試驗(yàn)中的飛艇與地面間的數(shù)據(jù)采集傳輸。[8]周振安，范良龍.,數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)踐[M].北京：地震出版社，[9]宋光德，張慧，[J]電子測(cè)量與儀器學(xué)報(bào)，2004（03）4750.[10]楊志方，王澤成,涂坦，談宏華，[J]..[11]曹偉軍,[J].單片機(jī)及嵌入式系統(tǒng)應(yīng)用，2008（01）24.[12][J].現(xiàn)代電子技術(shù)報(bào)，2010年第8期.[13]李鵬,馬游春，[J]..[14]林長(zhǎng)青，[J].中科院上海技術(shù)物理研究所，上海200083 .[15]黃容蘭,[J].：1004—9037(2009).[16].江勇，[J].：1003—0107(2009)030020—03.[17].于超，陳光武，[J].國(guó)家綠色鍍膜技術(shù)與裝備工程技術(shù)研究中心,.[18]Intel Reference Manual,2005[19]Spartan3E Complete datasheet,2006[20]Wayne System by arrangement with theoriginal publisher,Person Education,Inc.[21][J]電子測(cè)量與儀器學(xué)報(bào)，2004（03）4750[22]學(xué)出版社.。 結(jié) 論該系統(tǒng)綜合運(yùn)用了FPGA硬件描述語言改變電路結(jié)構(gòu)、算法技術(shù)和無線點(diǎn)對(duì)點(diǎn)傳輸技術(shù)，將兩者相結(jié)合應(yīng)用在遠(yuǎn)程數(shù)據(jù)采集中。pdatain (11 downto 8) amp。) thenif count 16 = 16 thennull；elsebuff16 (15 count16) ＜＝Din；count16 ： ＝ count16＋１；　end if；elseend if；end if；end process； ADS8344是多通道A／D轉(zhuǎn)換芯片，所以數(shù)據(jù)要添加通道地址碼。為高時(shí)，才表示輸入的字節(jié)有效。count8 :=0。該系列具有豐富的I，O口資源，I，O輸出緩沖器可以接收高達(dá)24mA的拉電流和48mA的灌電流。數(shù)據(jù)寬度轉(zhuǎn)換模塊靠近FPGA的數(shù)據(jù)輸入端，主要是轉(zhuǎn)換數(shù)據(jù)傳送的位寬，要使傳到FPGA的數(shù)據(jù)盡量轉(zhuǎn)換成與計(jì)算機(jī)總線數(shù)據(jù)寬度相同，以便提升速率。本系統(tǒng)采用中斷方式。 　同一語言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 用戶定義原語（ U D P）創(chuàng)建的靈活性。DATA0：FPGA的串行數(shù)據(jù)輸入，連接至配置器件的串行數(shù)據(jù)輸出管腳。在I/O線資源富裕的情況下將多余的引腳通過擴(kuò)展的插針形式向外引出，這樣就便于后期的升級(jí)擴(kuò)展，以及系統(tǒng)的調(diào)試之用?？删幊痰募拇嫫骺梢员慌渲脼镈觸發(fā)器、T觸發(fā)器、JK觸發(fā)器或者SR鎖存器。A3P250對(duì)于消費(fèi)電子、工業(yè)、醫(yī)療、通信和汽車等以價(jià)值為基礎(chǔ)的高產(chǎn)量應(yīng)用領(lǐng)域來說，是極吸引的可編程邏輯解決方案。FPGA的高可靠性還表現(xiàn)在，幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積。反熔絲FPGA器件可以稱為細(xì)粒度的產(chǎn)品，基于SRAM的FPGA器件多數(shù)屬于中粒度產(chǎn)品。TL431是一個(gè)性能優(yōu)良的基準(zhǔn)電壓集成電路，主要應(yīng)用于穩(wěn)壓、儀器儀表、可調(diào)電源和開關(guān)電源中，是穩(wěn)壓二極管的良好替代品。SGL/DIF：模擬通道輸入方式選擇位。ADS8344完成一次完整的數(shù)據(jù)采樣保持、轉(zhuǎn)換和輸出共需要25個(gè)DCLK時(shí)鐘。DOUT：串行數(shù)據(jù)輸出端，在DCLK的下降沿時(shí)數(shù)據(jù)輸出，當(dāng)CS為高時(shí)，輸出為高阻態(tài)。這樣，就需要一種能在模擬信號(hào)與數(shù)字信號(hào)之間起橋梁作用的電路模數(shù)和。該系統(tǒng)具有限幅保護(hù)功能，程序編寫簡(jiǎn)便，能夠?qū)崿F(xiàn)對(duì)遠(yuǎn)端數(shù)據(jù)的采集和傳輸。將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)、并進(jìn)行存儲(chǔ)和計(jì)算機(jī)處理顯示的過程稱為數(shù)據(jù)采集，而相應(yīng)的系統(tǒng)稱為數(shù)據(jù)采集系統(tǒng)（Data Acquisition System）。Altera向業(yè)界發(fā)布了全球首款采用40nm工藝的FPGA和ASIC， FPGA產(chǎn)品已經(jīng)進(jìn)入45nm時(shí)代，32nm產(chǎn)品的研發(fā)也在緊鑼密鼓地進(jìn)行著。（4）網(wǎng)絡(luò)化，以Internet為代表的網(wǎng)絡(luò)技術(shù)的出現(xiàn)為測(cè)量?jī)x器技術(shù)帶來了前所未有的發(fā)展空間和機(jī)遇，網(wǎng)絡(luò)化測(cè)量技術(shù)與具備網(wǎng)絡(luò)功能的新型儀器應(yīng)運(yùn)而生。作為數(shù)據(jù)采集的典型應(yīng)用——電子測(cè)量?jī)x器，它的應(yīng)用范圍也越來越廣，向著多功能、多方位、多領(lǐng)域擴(kuò)展，許多新的測(cè)試項(xiàng)目、新的儀器不斷涌現(xiàn)，廣大用戶對(duì)電子測(cè)量的要求也由僅僅的穩(wěn)定性提升為綜合性要求，進(jìn)一步上升為專業(yè)化、手持化、微機(jī)化、通訊化、監(jiān)控化等等，本文正是應(yīng)用電子測(cè)量?jī)x器的數(shù)據(jù)采集端進(jìn)行設(shè)計(jì)。經(jīng)設(shè)計(jì)與調(diào)試，模數(shù)轉(zhuǎn)換模塊可為系統(tǒng)提供穩(wěn)定可靠的數(shù)據(jù)，能穩(wěn)定工作在百兆的頻率下；采集控制模塊能實(shí)時(shí)地完成數(shù)據(jù)壓縮與數(shù)據(jù)緩沖，并能通過時(shí)鐘管理模塊來控制前端ADS8344的采樣，該模