【正文】 我知道這是人生中的一小步，今后我會走得更加堅定。213。 } } while(!k4)。 } for(i=N。 case 2: write_ds(2,(fen1))。 } } while(!k2)。 } void keyscan() { if(k1==0) { uint i。 P1=0xff。 dscs=0。 P0=0xbf。 P0=0xef。 P0=0xfb。 P0=0xfe。j)。 sbit k4=P3^7。 le1=1。 oe_n1=0。 endmodule 測試代碼 `timescale 1ns/1ns。 input [7:0] D1,D2。 Modelsim Mentor 公司的 ModelSim 是業(yè) 界最優(yōu)秀的 HDL 語言仿真軟件 ，它能提供友好的仿真環(huán)境，是業(yè)界唯一的 單內(nèi)核 支持 VHDL 和 Verilog混合仿真的 仿真器 。它采用直接優(yōu)化的 編譯技術(shù) 、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù) IP 核，個性化的圖形界面和 用戶接口 ，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計 的首選 仿真軟件 。 output [7:0] Q1,Q2。 module verilog_74hc573_tb。 5 d1=839。 5 d1=839。 void delay(uint)。 } void init() { flag=0。 wei=1。 wei=1。 wei=1。 wei=1。 P1=add。 ds_date=P1。 delay(5)。 } } if(k2_num!=0) { if(flag==0) { if(k3==0) { delay(5)。 break。i0。 } } } } } void main() { 電子系統(tǒng)設(shè)計 課程設(shè)計報告 19 init()。 Design Last Modified : 20xx196。 短短兩周的設(shè)計，我發(fā)覺自己所學(xué)的知識還很有限。猶如一陣春風(fēng)沁人心脾，心曠神怡。22200。 } else { display(year,month,day)。 break。 break。 } else { display(year,month,day)。 write_ds(9,14)。 dsds=0。 dsrw=1。 duan=0。 duan=0。 duan=0。 電子系統(tǒng)設(shè)計 課程設(shè)計報告 13 duan=0。j0。 sbit k3=P3^6。 5 oe_n1=1。 5 le1=0。 end end assign Q2=Q_r2。 input LE1,OE_N1,LE2,OE_N2。在編譯方面，它也支持 IAR、 Keil 和 MATLAB 等多種編譯 。 電子系統(tǒng)設(shè)計 課程設(shè)計報告 4 按鍵 數(shù)碼管顯示 數(shù)碼管驅(qū)動 時鐘芯片 DS12c887 復(fù)位電路 主控 STC89C52 晶振電路 設(shè)計目的及要求 a、設(shè)計要求 （ 1）設(shè)計一個基于單片機(jī)和 CPLD 的數(shù)字時鐘； （ 2）根據(jù)性能指標(biāo)，計算元件參數(shù)，選好元件，設(shè)計電路并畫出電路圖；對設(shè)計電路進(jìn)行模擬與測試。 電子系統(tǒng)設(shè)計 課程設(shè)計報告 8 reg [7:0] Q_r1,Q_r2。 電子系統(tǒng)設(shè)計 課程設(shè)計報告 9 reg le1,oe_n1。d1010_0101。d0011_11電子系統(tǒng)設(shè)計 課程設(shè)計報告 10 00。 void init()。 k2_num=0。 wei=0。 wei=0。 wei=0。 wei=0。 dsas=0。 dsas=1。 if(k1==0) { flag++。 if(k3==0) { switch(k2_num) { case 1: write_ds(0,(miao+1))。 case 3: write_ds(4,(shi1))。i) { if(flag==0) { display(shi,fen,miao)。 while(1) { keyscan()。234。這次設(shè)計，我翻閱了很多資料。但是當(dāng)自己整理自己的設(shè)計成果的時候，那種少有的成功的喜悅讓所有的倦意都吹散。194。i) { if(flag==0) { display(sh