【正文】 圖413顯示的波形是硬件測試的輸出，其顯示的是移相后的波形輸出。輸入的頻率控制量為5，相位控制字為3，輸出的數(shù)字量符合ROM數(shù)據(jù)查詢表的地址所對應的數(shù)據(jù)。2)選擇Assignments菜單中的Assignment Editor項，進入編輯窗口，在Category欄中選擇Pin。Ⅱ中選擇ROM數(shù)據(jù)文件編輯窗口，即在File菜單中選擇New，并在New窗中選擇Other files頁，再選擇Memory Initialization File項。由若干個鐘控D觸發(fā)器構成的一次能存儲多位二進制代碼的時序邏輯電路，叫鎖存器件。10位鎖存器USE 。在此系統(tǒng)中，加法器與鎖存器組成相位累加器。END behav。 頂層文件能夠使FPGA芯片完成正弦信號發(fā)生器的功能。 q :OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。 DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。本設計中，F(xiàn)PGA芯片主要作為DDS數(shù)據(jù)處理芯片，其結構示意圖如圖 41 所示。因此，配置去耦電容可以抑制因負載變化而產(chǎn)生的噪聲。靜態(tài)顯示是指數(shù)碼管顯示某一字符時，相應的發(fā)光二極管恒定導通或恒定截止。由于晶體自身的特性致使這兩個頻率的距離相當接近，在這個極窄的頻率范圍內(nèi)，晶振等效為一個電感，所以只要晶振的兩端并聯(lián)上合適的電容它就會組成并聯(lián)諧振電路。諧波信號發(fā)生器功率放大模塊的電路原理圖如圖 35 所示。具體的電路連接如圖 34 所示。表 31列出了Cyclone系列器件的性能特點：表31 Cyclone系列器件特性特性EP1C3EP1C6EP1C12EP1C20邏輯單元291059801206020060M4K采用GaAs工藝的DDS芯片工作頻率可達2GHz左右?？紤]到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到40%fc。幅度量化誤差，也可以認為是DDS中DAC分辨率不夠引起的誤差[10]。比如，為了提高頻率分辨率，DDS器件AD9953采用了32bit頻率控制寄存器，因此其N=32，正弦函數(shù)表的寬度為19bit，則ROM表的所需容量為： （2—7）如果N位全部用來尋址ROM，需要極大的存儲量，如此巨大的ROM表容量在實際工作中難以實現(xiàn)。同時，DDS也非常易于實現(xiàn)如PSK、FSK等高精度的數(shù)字調(diào)制和正交調(diào)制。(PD)相位累加器是DDS最基本的組成部分，用于實現(xiàn)相位的累加并存儲其累加結果。所以，對正弦信號沿相位軸方向等間隔取樣，就得到該信號的抽樣序列，并將取樣值用二進制數(shù)表示。在用FPGA設計的過程中，整個流程都采用系統(tǒng)時鐘clk產(chǎn)生和控制，所以其各個部分的時序和同步性需要認真對待，還有考慮到加法器以及乘法器等對資源的使用情況，進位鏈或流水線技術都可以考慮進行利用。 FPGA在DDS技術實現(xiàn)近年來現(xiàn)場可編程門陣列(FGPA)技術得到了迅速的發(fā)展和廣泛的應用，其資源容量、工作頻率以及集成度都得到了極大的提高，使得利用FPGA實現(xiàn)某些專用數(shù)字集成電路得到了大家的關注，而基于FPGA實現(xiàn)的直接數(shù)字頻率合成器則更具其優(yōu)點，有著靈活的接口和控制方式、較短的轉換時間、較寬的帶寬、以及相位連續(xù)變化和頻率分辨率較高等優(yōu)點，其也為設計者在此基礎之上實現(xiàn)電路集成提供了另一種方法。這些性能特點有些是直接模擬合成器和鎖相式頻率合成器所不具備的，使得直接頻率合成器在高速通信系統(tǒng)中得以廣泛應用。頻率合成器的應用范圍也越來越廣泛，對信號源的性能要求也越來越高，要求信號源的頻率穩(wěn)定度、準確度及分辨率要高，以適應各種高精度的測量，為了滿足這種高的要求，各國都在研制一種頻率合成信號源，這種信號源一般都是由一個高穩(wěn)定度和高準確度的標準參考頻率源，采用鎖相技術產(chǎn)生千百萬個具有同一穩(wěn)定度和準確度的頻率信號源，為了達到高的分辨率往往要采用多個鎖相環(huán)和小數(shù)分頻技術。而隨著單片機技術的成熟和ARM(Advanced RISC Machines)處理器技術的發(fā)展，為數(shù)字信號發(fā)生器的設計又多了一種實現(xiàn)方式。s hardware architecture, hardware mainly by the FPGA chip, digitaltoanalog conversion circuit, the rate adjustment circuit, power amplifier circuit and input, display circuit. The use of FPGA realization of a sinusoidal signal generator, signal generator by the accumulator and ROM lookup table posed by the word frequency and phase control signal generator so that the output change. Finally pleted the hardware and software design and debugging of the experimental prototype has been tested, the data the results showed shows that it is able to meet the design requirements of frequency range between and and output range between and .Keywords DDS；Signal Generating；FPGA不要刪除行尾的分節(jié)符，此行不會被打印 II 目錄摘要…… IAbstract II第1章 緒論 1 信號發(fā)生器技術 1 頻率合成技術 2 頻率合成技術概述 2 頻率合成技術的發(fā)展 2 DDS研究現(xiàn)狀及意義 3 FPGA在DDS技術實現(xiàn) 4 論文主要研究內(nèi)容 5第2章 DDS技術 6 DDS頻率合成的原理與結構 6 DDS的基本原理 6 DDS的結構 7 DDS的工作特點 9 DDS的頻譜分析 9 DDS的雜散特性分析 10 相位截斷產(chǎn)生的雜散 10 幅度量化產(chǎn)生的雜散 12 DAC轉換誤差產(chǎn)生的雜散 12 其他噪聲源帶來的雜散 13 DDS的優(yōu)點和不足 13 本章小結 14第3章 信號發(fā)生器系統(tǒng)的硬件設計 15 系統(tǒng)硬件總體設計 15 FPGA芯片 15 數(shù)模轉換電路 17 幅度調(diào)節(jié)電路 19 功率放大電路 19 時鐘電路 21 電源電路 21 鍵盤輸入電路 22 LED顯示電路 23 電路抗干擾措施 24 本章小結 25第4章 基于FPGA的系統(tǒng)實現(xiàn)及測試 26 FPGA的總體設計 26 FPGA的模塊 28 FPGA的編輯及下載 33 系統(tǒng)的測試 34 時序仿真 34 嵌入式邏輯分析儀的使用 34 硬件的測試 35 本章小結 35結論 37致謝 38參考文獻 39附錄A 41附錄B 46附錄C 51千萬不要刪除行尾的分節(jié)符，此行不會被打印。采用FPGA實現(xiàn)了正弦信號發(fā)生器，信號發(fā)生器主要由累加器和ROM查詢表組成，可由頻率和相位控制字使信號發(fā)生器的輸出改變。隨著現(xiàn)代電子、計算機和信號處理等技術的發(fā)展，極大促進了數(shù)字化技術在電子測量儀器中的應用，使原有的模擬信號處理逐步被數(shù)字信號處理所代替，從而擴充了儀器信號的處理能力，提高了信號測量的準確度、精度和變換速度。完成這一功能的裝置被稱為頻率合成器。1971年，39。我國對DDS的研究相對較晚，研究實現(xiàn)高速，高精度的DDS存在大量的困難。采用FPGA設計，首先其輸入、輸出接口方案都需要仔細考慮好，確定其輸入和輸出的數(shù)據(jù)量和控制量、位數(shù)、I/O位置等，以及和外圍電路的接口及控制時序、控制方式等。下面，通過從相位出發(fā)的正弦函數(shù)產(chǎn)生描述DDS的概念。 DDS的結構DDS的基本結構包括相位累加器(PD)、正弦查詢表(ROM)、數(shù)模轉換器(DAC)和低通濾波器(LPF)，其中DDS從頻率寄存器開始到波形存儲表的數(shù)字部分通常也可稱作數(shù)控振蕩器(NCONumerical Control Oscillator)。其影響因素有內(nèi)部數(shù)控振蕩器內(nèi)的工藝結構、數(shù)模變換及其它可能的信號處理步驟產(chǎn)生的時延，其中數(shù)字信號處理部分的時延與時鐘周期相關。 相位截斷產(chǎn)生的雜散在DDS技術中，為了得到一定的頻率分辨率，通常相位控制字的位數(shù)取得很大。一般來說，DDS數(shù)模轉換器DAC幅度量化位數(shù)與ROM單元字長相同，也為DBit，顯然用DBit來表示幅度值就必然存在幅度量化誤差。此外，系統(tǒng)參考時鐘泄漏、電源引起的噪聲干擾和外來電磁千擾等均可引起DDS雜散指標的惡化，這些因素并非DDS固有雜散，可在系統(tǒng)中通過電路設計進行優(yōu)化。 由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當靈活，因此性價比極高。Altrera的Nios嵌入式處理器和豐富的IP庫也可以用于Cyclone器件的開發(fā)，該系列器件在設計之初就充分考慮了成本的節(jié)省，從而對價格敏感的應用提供了全新的可編程解決方案。在本系統(tǒng)中，MAX439的輸入端口(IN+)接收來自數(shù)模轉換器的輸出信號。，%。LM3886電路的封裝型式有絕緣型和非絕緣型。當某段驅(qū)動電路的輸出端為低電平時，則該端所連接的字段導通并點亮，根據(jù)發(fā)光字段的不同組合可顯示出各種數(shù)字或字符。因此應盡量加粗接地線，使它能夠通過三倍于印制板的允許電流。所以，在設計電路板是要特別注意功率放大部分的負載回路、輸出補償回路和反饋回路的接地。END。END COMPONENT。u5:REG10B PORT MAP(DOUT=SIN10B,DIN=LIN10B,LOAD=CLK)。 S:OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。加數(shù)和被加數(shù)為輸入，和數(shù)與進位為輸出的裝置為半加器。 END PROCESS。鎖存器是一種對脈沖電平敏感的存儲單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)，輸出端的狀態(tài)不會隨輸入端的狀態(tài)變化而變化，只有在有鎖存信號時輸入的狀態(tài)被保存到輸出，直到下一個鎖存信號。只需在第一種的基礎上乘以2(左移1位)，第1種波形的第N個相位為：2N，第二種波形的第N個相位地址表示為：2N+1。單擊NEXT按鈕，在Family欄選芯片系列，在此選擇Cyclone系列，具體芯片選擇EP2C20Q240C8,在Pin count欄選擇240。將程序編譯好后，進入仿真功能模式下，將時鐘信號和輸入信號設置好，然后觀察輸出的波形，輸出的波形為數(shù)字量的形式的輸出。實現(xiàn)了信號移相的功能。最后使用了FPGA芯片的一些測試方法，將設計好的數(shù)字移相信號發(fā)生器進行了測試。這就是嵌入式邏輯分析儀的使用。1)打開編成窗和配置文件。然后將出現(xiàn)空的mif數(shù)據(jù)表格，將(1)中MATLAB生成的1024個整數(shù)值粘貼到表格中即可。ROM表的設計方式有2種。 DOUT:OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。32位鎖存器USE 。USE 。CLK為系統(tǒng)時鐘信號。SIGNAL P10B,LIN10B,SIN10B :STD_LOGIC_VECTOR(9 DOWNTO 0)。 DIN:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。ADDER32B和ADDER10B分別為32位和10位加法器；REG32B和REG10B分別為32位和10位寄存器；加法器和寄存器共同組成累加器，是DDS數(shù)據(jù)處理模塊之中的重要組成部分。除了電源入口處的去耦外。采用靜態(tài)顯示方式，較小的電流即可獲得較高的亮度，且占用CPU時間少，編程簡單，顯示便于監(jiān)測和控制，但其占用的口線多，硬件電路復雜，成本高，只適合于顯示位數(shù)較少的場合。 電源電路在所設計的電路中用到了兩種電源，+5V和+。R48：防止在欠壓電路關閉時，由于電路的低輸入阻抗，造成電流從放大器的同相輸入端進入并通過負載，使系統(tǒng)掉電。因此，在幅度調(diào)節(jié)電路后面加上了功率放大電路，從而實現(xiàn)輸出信號功率的提高。其電路圖如圖 32 所示。 本章小結在本章中，詳細闡述了DDS技術的原理和基本結構，并對DDS系統(tǒng)的頻譜進行了分析，最后提出了DDS的優(yōu)缺點。因此頻率轉換時間等于頻率控制字的傳輸時間，也就是一個時鐘周期的時間。另一方面也是最主要的影響，是由于實際中的DAC器件的非線性特性、瞬間毛刺等非理想轉換特性在輸出頻譜中產(chǎn)生了雜散。因為DDS的輸出通常都是正弦信號，因此它的相位截斷具有明顯的周期性，尤其是當系統(tǒng)時鐘頻率是輸出正弦波頻率的整數(shù)倍時，這種周期性就更加明顯。理想狀態(tài)時的DDS應滿足以下三個條件：，即 B= NM =0；；，并且DAC具有理想的數(shù)模轉換特性[7]。圖22 相位累加器的基本結構(ROM)DDS查詢表所存儲的數(shù)據(jù)是每一個相位所對應的二進制數(shù)字正弦幅值，在每一個時鐘周期內(nèi)，相位累加器輸出序列的高m位對其進行尋址，最后的輸出為該相位相對應的二進制正弦幅值序列。DDS的原理框圖如圖 21 所示。而且FPGA芯片支持系統(tǒng)現(xiàn)場修改和調(diào)試，性能也基本能滿足絕大多數(shù)系統(tǒng)的使用要求，所以，將DDS設計嵌入到FPGA芯片所構成的系統(tǒng)中，將使系統(tǒng)具有很高的性價比。將高速的DDS模塊單獨生成原理圖，將低速的單片機接口模塊生成另外一個原理圖，再將兩個原理圖重新建立工程，這樣就優(yōu)化功能解決了跨時鐘問題。為了提高DDS輸出頻率，一方面結合其它的頻率合成方法來擴展輸出頻率，最常用且最有效的是DDS+PLL組合式頻率合成器，這種方法結合了兩個合成方法的優(yōu)點，