【正文】 圖413顯示的波形是硬件測(cè)試的輸出，其顯示的是移相后的波形輸出。輸入的頻率控制量為5，相位控制字為3，輸出的數(shù)字量符合ROM數(shù)據(jù)查詢表的地址所對(duì)應(yīng)的數(shù)據(jù)。2)選擇Assignments菜單中的Assignment Editor項(xiàng)，進(jìn)入編輯窗口，在Category欄中選擇Pin。Ⅱ中選擇ROM數(shù)據(jù)文件編輯窗口，即在File菜單中選擇New，并在New窗中選擇Other files頁(yè)，再選擇Memory Initialization File項(xiàng)。由若干個(gè)鐘控D觸發(fā)器構(gòu)成的一次能存儲(chǔ)多位二進(jìn)制代碼的時(shí)序邏輯電路，叫鎖存器件。10位鎖存器USE 。在此系統(tǒng)中，加法器與鎖存器組成相位累加器。END behav。 頂層文件能夠使FPGA芯片完成正弦信號(hào)發(fā)生器的功能。 q :OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。 DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。本設(shè)計(jì)中，F(xiàn)PGA芯片主要作為DDS數(shù)據(jù)處理芯片，其結(jié)構(gòu)示意圖如圖 41 所示。因此，配置去耦電容可以抑制因負(fù)載變化而產(chǎn)生的噪聲。靜態(tài)顯示是指數(shù)碼管顯示某一字符時(shí)，相應(yīng)的發(fā)光二極管恒定導(dǎo)通或恒定截止。由于晶體自身的特性致使這兩個(gè)頻率的距離相當(dāng)接近，在這個(gè)極窄的頻率范圍內(nèi)，晶振等效為一個(gè)電感，所以只要晶振的兩端并聯(lián)上合適的電容它就會(huì)組成并聯(lián)諧振電路。諧波信號(hào)發(fā)生器功率放大模塊的電路原理圖如圖 35 所示。具體的電路連接如圖 34 所示。表 31列出了Cyclone系列器件的性能特點(diǎn)：表31 Cyclone系列器件特性特性EP1C3EP1C6EP1C12EP1C20邏輯單元291059801206020060M4K采用GaAs工藝的DDS芯片工作頻率可達(dá)2GHz左右?？紤]到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)雜散的抑制，實(shí)際的輸出頻率帶寬仍能達(dá)到40%fc。幅度量化誤差，也可以認(rèn)為是DDS中DAC分辨率不夠引起的誤差[10]。比如，為了提高頻率分辨率，DDS器件AD9953采用了32bit頻率控制寄存器，因此其N=32，正弦函數(shù)表的寬度為19bit，則ROM表的所需容量為： （2—7）如果N位全部用來(lái)尋址ROM，需要極大的存儲(chǔ)量，如此巨大的ROM表容量在實(shí)際工作中難以實(shí)現(xiàn)。同時(shí)，DDS也非常易于實(shí)現(xiàn)如PSK、FSK等高精度的數(shù)字調(diào)制和正交調(diào)制。(PD)相位累加器是DDS最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲(chǔ)其累加結(jié)果。所以，對(duì)正弦信號(hào)沿相位軸方向等間隔取樣，就得到該信號(hào)的抽樣序列，并將取樣值用二進(jìn)制數(shù)表示。在用FPGA設(shè)計(jì)的過(guò)程中，整個(gè)流程都采用系統(tǒng)時(shí)鐘clk產(chǎn)生和控制，所以其各個(gè)部分的時(shí)序和同步性需要認(rèn)真對(duì)待，還有考慮到加法器以及乘法器等對(duì)資源的使用情況，進(jìn)位鏈或流水線技術(shù)都可以考慮進(jìn)行利用。 FPGA在DDS技術(shù)實(shí)現(xiàn)近年來(lái)現(xiàn)場(chǎng)可編程門陣列(FGPA)技術(shù)得到了迅速的發(fā)展和廣泛的應(yīng)用，其資源容量、工作頻率以及集成度都得到了極大的提高，使得利用FPGA實(shí)現(xiàn)某些專用數(shù)字集成電路得到了大家的關(guān)注，而基于FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器則更具其優(yōu)點(diǎn)，有著靈活的接口和控制方式、較短的轉(zhuǎn)換時(shí)間、較寬的帶寬、以及相位連續(xù)變化和頻率分辨率較高等優(yōu)點(diǎn)，其也為設(shè)計(jì)者在此基礎(chǔ)之上實(shí)現(xiàn)電路集成提供了另一種方法。這些性能特點(diǎn)有些是直接模擬合成器和鎖相式頻率合成器所不具備的，使得直接頻率合成器在高速通信系統(tǒng)中得以廣泛應(yīng)用。頻率合成器的應(yīng)用范圍也越來(lái)越廣泛，對(duì)信號(hào)源的性能要求也越來(lái)越高，要求信號(hào)源的頻率穩(wěn)定度、準(zhǔn)確度及分辨率要高，以適應(yīng)各種高精度的測(cè)量，為了滿足這種高的要求，各國(guó)都在研制一種頻率合成信號(hào)源，這種信號(hào)源一般都是由一個(gè)高穩(wěn)定度和高準(zhǔn)確度的標(biāo)準(zhǔn)參考頻率源，采用鎖相技術(shù)產(chǎn)生千百萬(wàn)個(gè)具有同一穩(wěn)定度和準(zhǔn)確度的頻率信號(hào)源，為了達(dá)到高的分辨率往往要采用多個(gè)鎖相環(huán)和小數(shù)分頻技術(shù)。而隨著單片機(jī)技術(shù)的成熟和ARM(Advanced RISC Machines)處理器技術(shù)的發(fā)展，為數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)又多了一種實(shí)現(xiàn)方式。s hardware architecture, hardware mainly by the FPGA chip, digitaltoanalog conversion circuit, the rate adjustment circuit, power amplifier circuit and input, display circuit. The use of FPGA realization of a sinusoidal signal generator, signal generator by the accumulator and ROM lookup table posed by the word frequency and phase control signal generator so that the output change. Finally pleted the hardware and software design and debugging of the experimental prototype has been tested, the data the results showed shows that it is able to meet the design requirements of frequency range between and and output range between and .Keywords DDS；Signal Generating；FPGA不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印 II 目錄摘要…… IAbstract II第1章 緒論 1 信號(hào)發(fā)生器技術(shù) 1 頻率合成技術(shù) 2 頻率合成技術(shù)概述 2 頻率合成技術(shù)的發(fā)展 2 DDS研究現(xiàn)狀及意義 3 FPGA在DDS技術(shù)實(shí)現(xiàn) 4 論文主要研究?jī)?nèi)容 5第2章 DDS技術(shù) 6 DDS頻率合成的原理與結(jié)構(gòu) 6 DDS的基本原理 6 DDS的結(jié)構(gòu) 7 DDS的工作特點(diǎn) 9 DDS的頻譜分析 9 DDS的雜散特性分析 10 相位截?cái)喈a(chǎn)生的雜散 10 幅度量化產(chǎn)生的雜散 12 DAC轉(zhuǎn)換誤差產(chǎn)生的雜散 12 其他噪聲源帶來(lái)的雜散 13 DDS的優(yōu)點(diǎn)和不足 13 本章小結(jié) 14第3章 信號(hào)發(fā)生器系統(tǒng)的硬件設(shè)計(jì) 15 系統(tǒng)硬件總體設(shè)計(jì) 15 FPGA芯片 15 數(shù)模轉(zhuǎn)換電路 17 幅度調(diào)節(jié)電路 19 功率放大電路 19 時(shí)鐘電路 21 電源電路 21 鍵盤輸入電路 22 LED顯示電路 23 電路抗干擾措施 24 本章小結(jié) 25第4章 基于FPGA的系統(tǒng)實(shí)現(xiàn)及測(cè)試 26 FPGA的總體設(shè)計(jì) 26 FPGA的模塊 28 FPGA的編輯及下載 33 系統(tǒng)的測(cè)試 34 時(shí)序仿真 34 嵌入式邏輯分析儀的使用 34 硬件的測(cè)試 35 本章小結(jié) 35結(jié)論 37致謝 38參考文獻(xiàn) 39附錄A 41附錄B 46附錄C 51千萬(wàn)不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印。采用FPGA實(shí)現(xiàn)了正弦信號(hào)發(fā)生器，信號(hào)發(fā)生器主要由累加器和ROM查詢表組成，可由頻率和相位控制字使信號(hào)發(fā)生器的輸出改變。隨著現(xiàn)代電子、計(jì)算機(jī)和信號(hào)處理等技術(shù)的發(fā)展，極大促進(jìn)了數(shù)字化技術(shù)在電子測(cè)量?jī)x器中的應(yīng)用，使原有的模擬信號(hào)處理逐步被數(shù)字信號(hào)處理所代替，從而擴(kuò)充了儀器信號(hào)的處理能力，提高了信號(hào)測(cè)量的準(zhǔn)確度、精度和變換速度。完成這一功能的裝置被稱為頻率合成器。1971年，39。我國(guó)對(duì)DDS的研究相對(duì)較晚，研究實(shí)現(xiàn)高速，高精度的DDS存在大量的困難。采用FPGA設(shè)計(jì)，首先其輸入、輸出接口方案都需要仔細(xì)考慮好，確定其輸入和輸出的數(shù)據(jù)量和控制量、位數(shù)、I/O位置等，以及和外圍電路的接口及控制時(shí)序、控制方式等。下面，通過(guò)從相位出發(fā)的正弦函數(shù)產(chǎn)生描述DDS的概念。 DDS的結(jié)構(gòu)DDS的基本結(jié)構(gòu)包括相位累加器(PD)、正弦查詢表(ROM)、數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器(LPF)，其中DDS從頻率寄存器開(kāi)始到波形存儲(chǔ)表的數(shù)字部分通常也可稱作數(shù)控振蕩器(NCONumerical Control Oscillator)。其影響因素有內(nèi)部數(shù)控振蕩器內(nèi)的工藝結(jié)構(gòu)、數(shù)模變換及其它可能的信號(hào)處理步驟產(chǎn)生的時(shí)延，其中數(shù)字信號(hào)處理部分的時(shí)延與時(shí)鐘周期相關(guān)。 相位截?cái)喈a(chǎn)生的雜散在DDS技術(shù)中，為了得到一定的頻率分辨率，通常相位控制字的位數(shù)取得很大。一般來(lái)說(shuō)，DDS數(shù)模轉(zhuǎn)換器DAC幅度量化位數(shù)與ROM單元字長(zhǎng)相同，也為DBit，顯然用DBit來(lái)表示幅度值就必然存在幅度量化誤差。此外，系統(tǒng)參考時(shí)鐘泄漏、電源引起的噪聲干擾和外來(lái)電磁千擾等均可引起DDS雜散指標(biāo)的惡化，這些因素并非DDS固有雜散，可在系統(tǒng)中通過(guò)電路設(shè)計(jì)進(jìn)行優(yōu)化。 由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。Altrera的Nios嵌入式處理器和豐富的IP庫(kù)也可以用于Cyclone器件的開(kāi)發(fā)，該系列器件在設(shè)計(jì)之初就充分考慮了成本的節(jié)省，從而對(duì)價(jià)格敏感的應(yīng)用提供了全新的可編程解決方案。在本系統(tǒng)中，MAX439的輸入端口(IN+)接收來(lái)自數(shù)模轉(zhuǎn)換器的輸出信號(hào)。，%。LM3886電路的封裝型式有絕緣型和非絕緣型。當(dāng)某段驅(qū)動(dòng)電路的輸出端為低電平時(shí)，則該端所連接的字段導(dǎo)通并點(diǎn)亮，根據(jù)發(fā)光字段的不同組合可顯示出各種數(shù)字或字符。因此應(yīng)盡量加粗接地線，使它能夠通過(guò)三倍于印制板的允許電流。所以，在設(shè)計(jì)電路板是要特別注意功率放大部分的負(fù)載回路、輸出補(bǔ)償回路和反饋回路的接地。END。END COMPONENT。u5:REG10B PORT MAP(DOUT=SIN10B,DIN=LIN10B,LOAD=CLK)。 S:OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。 END PROCESS。鎖存器是一種對(duì)脈沖電平敏感的存儲(chǔ)單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)，輸出端的狀態(tài)不會(huì)隨輸入端的狀態(tài)變化而變化，只有在有鎖存信號(hào)時(shí)輸入的狀態(tài)被保存到輸出，直到下一個(gè)鎖存信號(hào)。只需在第一種的基礎(chǔ)上乘以2(左移1位)，第1種波形的第N個(gè)相位為：2N，第二種波形的第N個(gè)相位地址表示為：2N+1。單擊NEXT按鈕，在Family欄選芯片系列，在此選擇Cyclone系列，具體芯片選擇EP2C20Q240C8,在Pin count欄選擇240。將程序編譯好后，進(jìn)入仿真功能模式下，將時(shí)鐘信號(hào)和輸入信號(hào)設(shè)置好，然后觀察輸出的波形，輸出的波形為數(shù)字量的形式的輸出。實(shí)現(xiàn)了信號(hào)移相的功能。最后使用了FPGA芯片的一些測(cè)試方法，將設(shè)計(jì)好的數(shù)字移相信號(hào)發(fā)生器進(jìn)行了測(cè)試。這就是嵌入式邏輯分析儀的使用。1)打開(kāi)編成窗和配置文件。然后將出現(xiàn)空的mif數(shù)據(jù)表格，將(1)中MATLAB生成的1024個(gè)整數(shù)值粘貼到表格中即可。ROM表的設(shè)計(jì)方式有2種。 DOUT:OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。32位鎖存器USE 。USE 。CLK為系統(tǒng)時(shí)鐘信號(hào)。SIGNAL P10B,LIN10B,SIN10B :STD_LOGIC_VECTOR(9 DOWNTO 0)。 DIN:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。ADDER32B和ADDER10B分別為32位和10位加法器；REG32B和REG10B分別為32位和10位寄存器；加法器和寄存器共同組成累加器，是DDS數(shù)據(jù)處理模塊之中的重要組成部分。除了電源入口處的去耦外。采用靜態(tài)顯示方式，較小的電流即可獲得較高的亮度，且占用CPU時(shí)間少，編程簡(jiǎn)單，顯示便于監(jiān)測(cè)和控制，但其占用的口線多，硬件電路復(fù)雜，成本高，只適合于顯示位數(shù)較少的場(chǎng)合。 電源電路在所設(shè)計(jì)的電路中用到了兩種電源，+5V和+。R48：防止在欠壓電路關(guān)閉時(shí)，由于電路的低輸入阻抗，造成電流從放大器的同相輸入端進(jìn)入并通過(guò)負(fù)載，使系統(tǒng)掉電。因此，在幅度調(diào)節(jié)電路后面加上了功率放大電路，從而實(shí)現(xiàn)輸出信號(hào)功率的提高。其電路圖如圖 32 所示。 本章小結(jié)在本章中，詳細(xì)闡述了DDS技術(shù)的原理和基本結(jié)構(gòu)，并對(duì)DDS系統(tǒng)的頻譜進(jìn)行了分析，最后提出了DDS的優(yōu)缺點(diǎn)。因此頻率轉(zhuǎn)換時(shí)間等于頻率控制字的傳輸時(shí)間，也就是一個(gè)時(shí)鐘周期的時(shí)間。另一方面也是最主要的影響，是由于實(shí)際中的DAC器件的非線性特性、瞬間毛刺等非理想轉(zhuǎn)換特性在輸出頻譜中產(chǎn)生了雜散。因?yàn)镈DS的輸出通常都是正弦信號(hào)，因此它的相位截?cái)嗑哂忻黠@的周期性，尤其是當(dāng)系統(tǒng)時(shí)鐘頻率是輸出正弦波頻率的整數(shù)倍時(shí)，這種周期性就更加明顯。理想狀態(tài)時(shí)的DDS應(yīng)滿足以下三個(gè)條件：，即 B= NM =0；；，并且DAC具有理想的數(shù)模轉(zhuǎn)換特性[7]。圖22 相位累加器的基本結(jié)構(gòu)(ROM)DDS查詢表所存儲(chǔ)的數(shù)據(jù)是每一個(gè)相位所對(duì)應(yīng)的二進(jìn)制數(shù)字正弦幅值，在每一個(gè)時(shí)鐘周期內(nèi)，相位累加器輸出序列的高m位對(duì)其進(jìn)行尋址，最后的輸出為該相位相對(duì)應(yīng)的二進(jìn)制正弦幅值序列。DDS的原理框圖如圖 21 所示。而且FPGA芯片支持系統(tǒng)現(xiàn)場(chǎng)修改和調(diào)試，性能也基本能滿足絕大多數(shù)系統(tǒng)的使用要求，所以，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，將使系統(tǒng)具有很高的性價(jià)比。將高速的DDS模塊單獨(dú)生成原理圖，將低速的單片機(jī)接口模塊生成另外一個(gè)原理圖，再將兩個(gè)原理圖重新建立工程，這樣就優(yōu)化功能解決了跨時(shí)鐘問(wèn)題。為了提高DDS輸出頻率，一方面結(jié)合其它的頻率合成方法來(lái)擴(kuò)展輸出頻率，最常用且最有效的是DDS+PLL組合式頻率合成器，這種方法結(jié)合了兩個(gè)合成方法的優(yōu)點(diǎn)，