【正文】 input Rst。研究和開發(fā)具有更高性價(jià)比的信號發(fā)生器將是當(dāng)前和今后一段時(shí)間內(nèi)亟需解決的課題。硬件系統(tǒng)設(shè)計(jì)硬件系統(tǒng)由 4 部分組成：必要的外圍電路用于頻率控制、以FPGA 為控制核心的處理系統(tǒng)用于DDS 信號發(fā)生、DAC 模塊用于數(shù)模轉(zhuǎn)換，濾波器用于對模擬輸出進(jìn)行平滑和去噪，其中FPGA 模塊又由串口接收模塊，雙口RAM 模塊以及DDS 模塊組成。此后，當(dāng) /WR1由低電平變高時(shí)，控制信號成為低電平，此時(shí)，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù)DB的變化而變化。這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形采樣值經(jīng)過查表查出, 輸出到D/A轉(zhuǎn)換器。從抽樣值恢復(fù)出原波形數(shù)據(jù)，理論上每個(gè)周期波形數(shù)據(jù)至少抽取2個(gè)點(diǎn)，考慮到實(shí)際應(yīng)用時(shí)受頻率損耗、線間串?dāng)_等因素的限制，該設(shè)計(jì)采用22 b的頻率控制字和相位累加器，4 Kb的8位波形ROM表，取相位累加器輸出的高12 b尋址波形數(shù)據(jù)，三種波形按幅值／相位對應(yīng)關(guān)系分別存儲(chǔ)782個(gè)數(shù)據(jù)。 “確定”：用于對波形信號設(shè)置的確認(rèn)，波形信號的設(shè)置必須“確定”后才有效；“←”：刪除已輸入信號頻率數(shù)字的最后一位，用于修改設(shè)置的頻率； DDS建立在采樣定理基礎(chǔ)上，首先對需要產(chǎn)生的波形進(jìn)行采樣，將采樣值數(shù)字化后存入存儲(chǔ)器作為查找表，然后通過查表讀取數(shù)據(jù)，再經(jīng)D／A轉(zhuǎn)換器轉(zhuǎn)換為模擬量，將保存的波形重新合成出來。DDS基本原理框圖如圖1所示。2系統(tǒng)功能各個(gè)子單元設(shè)計(jì)實(shí)現(xiàn)（1） 波形數(shù)據(jù)產(chǎn)生單元故各波形數(shù)據(jù)單位周期有800 768(782210)個(gè)相位狀態(tài)，完全滿足任一波形在單位周期內(nèi)取4個(gè)幅值點(diǎn)的要求，可保證即使輸出最大頻率的波形仍能達(dá)到較好的效果。3 各個(gè)子單元之間的接口關(guān)系 硬件系統(tǒng)設(shè)計(jì)硬件系統(tǒng)由 4 部分組成：必要的外圍電路用于頻率控制、以FPGA 為控制核心的處理系統(tǒng)用于DDS 信號發(fā)生、DAC 模塊用于數(shù)模轉(zhuǎn)換，濾波器用于對模擬輸出進(jìn)行平滑和去噪，其中FPGA 模塊又由串口接收模塊，雙口RAM 模塊以及DDS 模塊組成。在系統(tǒng)時(shí)鐘脈沖的作用下, 相位累加器不停地累加,也即不停地查表,不停地把波形數(shù)據(jù)送到D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量輸出, 從而合成波形輸出。對第二級鎖存來說，傳送控制信號 /XFER 和寫信號 /WR2同時(shí)為低電平時(shí)，二級鎖存控制信號為高電平，8位的DAC寄存器的輸出隨輸入而變化，此后，當(dāng) /WR2由低電平變高時(shí)，控制信號變?yōu)榈碗娖?，于是將輸入寄存器的信息鎖存到DAC寄存器中。由于 DAC 模塊和濾波模塊電路簡單，容易實(shí)現(xiàn)，本文不予以詳細(xì)敘述，僅給出FPGA核心電路設(shè)計(jì)。這里旨在建立一種基于FPGA的簡單數(shù)字信號發(fā)生器設(shè)計(jì)方法。 input[7:0] K。 input CLK。除了對信號頻率范圍、帶寬和頻率分辨率的嚴(yán)格限制外，對信號的波型及調(diào)制特性等也有著苛刻的規(guī)定。當(dāng)串口對象和硬件設(shè)備連接成功，就可以收發(fā)數(shù)據(jù)。2 I/O引腳名稱，作用及其測試波形描述DAC0832引腳及其功能圖9 DAC0832引腳圖圖9中，當(dāng)ILE為高電平，片選信號 /CS 和寫信號 /WR1為低電平時(shí)，輸入寄存器控制信號為1，這種情況下，輸入寄存器的輸出隨輸入而變化。相位累加器在每一個(gè)參考時(shí)鐘脈沖輸入時(shí), 把頻率字累加一次,其輸出相應(yīng)地增加一個(gè)步長的相位增