【正文】 補(bǔ)償和去耦節(jié)點(diǎn)，23COMP2I內(nèi)部微型柵極電流節(jié)點(diǎn)，1—10D9—D0I數(shù)據(jù)位1—10，D9是最高位(MSB)D0是最低位(LSB)26DGNDI數(shù)字接地返回內(nèi)部數(shù)字邏輯電路27DVDDI數(shù)字電源電壓正極(—)17EXITOI/O內(nèi)部參考電壓無(wú)效時(shí)，EXTLO=AVDD，用作外部參考電壓輸出；EXTLO=AGND時(shí)，用作內(nèi)部參考電壓輸出，用作輸出時(shí)，16EXITLOO內(nèi)部參考電壓接地，連接AVDD，內(nèi)部參考電壓無(wú)效22IOUTlODAC電流輸出，當(dāng)所有輸入位置1時(shí)，為全比例電流21IOUT2O補(bǔ)償DAC電流輸出，當(dāng)所有輸入位置0時(shí)，為全比例電流25MODEI模式選擇端，內(nèi)部下拉，如果引腳浮空或連接DGND，模式0被選中11—14NCN不連接15SLEEPI硬件異步斷電輸入端，高電平有效，內(nèi)部下拉，需要5us斷電，3ms上電 幅度調(diào)節(jié)電路由于該系統(tǒng)最終輸出信號(hào)的幅度范圍很大()，(以輸出電流典型值10mA外接電阻50歐為準(zhǔn))，達(dá)不到設(shè)計(jì)要求的動(dòng)態(tài)范圍，因此需要對(duì)輸出信號(hào)進(jìn)行幅度放大。在本系統(tǒng)中，數(shù)模轉(zhuǎn)換器將FPGA芯片輸出的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。RAM塊(128*36位)13205264總RAM位5990492160239616294912鎖相環(huán)(PLL)1222最大用戶I/O引腳104185249301本方案采用Altera公司的Cyclone系列FPGA的EPlCl2Q240C8N，它的系統(tǒng)門密度為300000，邏輯單元數(shù)量為12060，且內(nèi)置512K的SRAM，4M的SDRAM以及4M的FLASH。Altrera的Nios嵌入式處理器和豐富的IP庫(kù)也可以用于Cyclone器件的開發(fā)，該系列器件在設(shè)計(jì)之初就充分考慮了成本的節(jié)省，從而對(duì)價(jià)格敏感的應(yīng)用提供了全新的可編程解決方案。FPGA內(nèi)部一般包括可編程邏輯模塊CLB、可編程輸入輸出模塊IOB和可編程內(nèi)部連線，豐富的觸發(fā)器資源有利于設(shè)計(jì)復(fù)雜的時(shí)序邏輯。系統(tǒng)硬件結(jié)構(gòu)圖如圖 31 所示。由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。 由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。 改變DDS輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)性。DDS的頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級(jí)，比使用其它的頻率合成方法都要短幾個(gè)數(shù)量級(jí)。 DDS是一個(gè)開環(huán)系統(tǒng)，無(wú)任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時(shí)間極短。此外，系統(tǒng)參考時(shí)鐘泄漏、電源引起的噪聲干擾和外來(lái)電磁千擾等均可引起DDS雜散指標(biāo)的惡化，這些因素并非DDS固有雜散，可在系統(tǒng)中通過(guò)電路設(shè)計(jì)進(jìn)行優(yōu)化。(glitch)引起的雜散 DAC的毛刺表示DAC兩個(gè)輸出電平之間的暫態(tài)響應(yīng)的大小，通常以暫態(tài)響應(yīng)區(qū)域所決定的面積來(lái)表征。DAC的非線性是不可避免。 DAC轉(zhuǎn)換誤差產(chǎn)生的雜散DDS可在一定頻率范圍的系統(tǒng)時(shí)鐘下工作，當(dāng)DDS系統(tǒng)時(shí)鐘頻率選取較高時(shí)，DAC轉(zhuǎn)換誤差對(duì)DDS輸出頻譜的影響也變得較大，這時(shí)DAC轉(zhuǎn)換誤差引起的雜散信號(hào)電平會(huì)高于另外兩種主要雜散來(lái)源。一般來(lái)說(shuō)，DDS數(shù)模轉(zhuǎn)換器DAC幅度量化位數(shù)與ROM單元字長(zhǎng)相同，也為DBit，顯然用DBit來(lái)表示幅度值就必然存在幅度量化誤差。由相位截?cái)嗟姆治隼碚摽芍?，在相位截?cái)嗲闆r下，DDS輸出頻譜中含有雜散分量，其根本原因在于相位截?cái)嗾`差(n)是一個(gè)周期序列。當(dāng)尋址ROM的地址線只取相位累加器輸出地址線的高W位，即舍棄了低B=NW位時(shí)，應(yīng)有： （2—8）其中[x]表示對(duì)x作不大于x的取整運(yùn)算。因此，常使用高W位來(lái)尋址，舍去低的B=NW位的相位截?cái)喾椒ā?相位截?cái)喈a(chǎn)生的雜散在DDS技術(shù)中，為了得到一定的頻率分辨率，通常相位控制字的位數(shù)取得很大。時(shí)域卷積對(duì)應(yīng)頻域相乘，可見，理想DAC只是改變信號(hào)輸出頻譜的幅度和相位，并不增加新的頻率點(diǎn)，因此，理想DDS情況下輸出信號(hào)在[0, /2]內(nèi)無(wú)雜散。根據(jù)Nyquist采樣定理，采樣頻率必須大于兩倍的被采樣信號(hào)頻率，這樣才不會(huì)發(fā)生混疊現(xiàn)象而無(wú)法恢復(fù)原信號(hào)，DDS的最高輸出頻率應(yīng)小于/2。DDS中除了濾波器以外，幾乎所有的部件都屬于數(shù)字信號(hào)處理部件，系統(tǒng)易于集成，功耗低，體積小，重量輕[6]。其影響因素有內(nèi)部數(shù)控振蕩器內(nèi)的工藝結(jié)構(gòu)、數(shù)模變換及其它可能的信號(hào)處理步驟產(chǎn)生的時(shí)延，其中數(shù)字信號(hào)處理部分的時(shí)延與時(shí)鐘周期相關(guān)。DAC有電壓和電流輸出兩種，其輸出的信號(hào)并不能真正連續(xù)可變，而是以其絕對(duì)分辨率為最小單位的，所以其輸出實(shí)際上是一個(gè)階梯模擬信號(hào)。若m=12，M=8，可以算出ROM的容量為32768bit。若當(dāng)前相位累加器的值為，經(jīng)過(guò)一個(gè)時(shí)鐘周期后變?yōu)?，則滿足： =+K （2—3）由式（2—3）可見，為一等差數(shù)列，不難得出：=nK+ （2—4）其中為相位累加器的初始相位值。 DDS的結(jié)構(gòu)DDS的基本結(jié)構(gòu)包括相位累加器(PD)、正弦查詢表(ROM)、數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器(LPF)，其中DDS從頻率寄存器開始到波形存儲(chǔ)表的數(shù)字部分通常也可稱作數(shù)控振蕩器(NCONumerical Control Oscillator)?？梢奒和時(shí)鐘頻率共同決定著DDS輸出信號(hào)的頻率值，它們之間的關(guān)系滿足：=K/ （2—1）當(dāng)K=1時(shí)，DDS為最小頻率輸出，則DDS的最小頻率分辨率可達(dá)：=1/ （2—2）由式（2—2）可知，DDS相當(dāng)于一個(gè)小數(shù)分頻器。圖21 DDS的原理框圖圖21中，為參考時(shí)鐘頻率，=1/；為輸出頻率，=1/；K為頻率控制字，N為相位累加器的字長(zhǎng)，m為ROM地址線位數(shù)，M為ROM數(shù)據(jù)線位數(shù)，即DAC的位數(shù)。改變頻率控制字時(shí)，相位增量發(fā)生變化，取樣值的周期隨之而變，從而合成所需頻率。下面，通過(guò)從相位出發(fā)的正弦函數(shù)產(chǎn)生描述DDS的概念。第2章 DDS技術(shù) DDS頻率合成的原理與結(jié)構(gòu)直接數(shù)字式頻率合成技術(shù)(DDS)是近年來(lái)隨著數(shù)字集成電路和計(jì)算機(jī)的發(fā)展而迅速發(fā)展起來(lái)的一種新的頻率合成技術(shù)。結(jié)合DDS的基本原理和FPGA的結(jié)構(gòu)及特點(diǎn)，設(shè)計(jì)的系統(tǒng)由FPGA芯片，數(shù)模轉(zhuǎn)換器，幅度調(diào)節(jié)電路，功率放大電路和輸入、顯示電路組成。采用FPGA設(shè)計(jì)實(shí)現(xiàn)DDS電路的可行性和可靠性，也更為靈活，可根據(jù)需要進(jìn)行接口和控制方式的修改，只要改變FPGA中ROM表的數(shù)據(jù)，DDS電路就可以產(chǎn)生任意的波形。采用FPGA設(shè)計(jì)，首先其輸入、輸出接口方案都需要仔細(xì)考慮好，確定其輸入和輸出的數(shù)據(jù)量和控制量、位數(shù)、I/O位置等，以及和外圍電路的接口及控制時(shí)序、控制方式等。FPGA內(nèi)部功能都是用Verilog語(yǔ)言實(shí)現(xiàn)。相位累加器設(shè)計(jì)的好壞將直接影響到整個(gè)系統(tǒng)的性能。FPGA在DDS技術(shù)實(shí)現(xiàn)中的應(yīng)用對(duì)于DDS系統(tǒng)數(shù)字部分的設(shè)計(jì)，首先會(huì)遇到在FPGA設(shè)計(jì)中非常典型的跨時(shí)鐘傳輸?shù)膯?wèn)題，單片機(jī)的輸出時(shí)鐘是ps級(jí)的，而FPGA中的數(shù)字系統(tǒng)卻是ns級(jí)的，傳輸速度的匹配直接影響到了輸入控制字的穩(wěn)定。我國(guó)對(duì)DDS的研究相對(duì)較晚，研究實(shí)現(xiàn)高速，高精度的DDS存在大量的困難。因此有必要提出一種新穎的數(shù)字頻率合成方式來(lái)滿足其對(duì)DDS的更高性能指標(biāo)的要求。其工作速度主要受ROM和DAC的限制，使得DDS輸出最高頻率有限。 DDS研究現(xiàn)狀及意義由于DDS具有其他合成技術(shù)不具備的優(yōu)點(diǎn)，短短的幾十年內(nèi)，隨著理論的不斷完善和集成電路的技術(shù)發(fā)展，DDS走向工業(yè)應(yīng)用和商品化。1971年，39。通過(guò)改變不同的分頻比實(shí)現(xiàn)不同的頻率輸出。其主要優(yōu)點(diǎn)是頻率轉(zhuǎn)換時(shí)間短，并能產(chǎn)生任意小的頻率增量。 頻率合成技術(shù)的發(fā)展頻率合成技術(shù)起源于上世紀(jì)30年代，其發(fā)展迅速，至今已經(jīng)歷了三代頻率合成器。完成這一功能的裝置被稱為頻率合成器。第二種方式是基于FPGA的SOPC片上可編程嵌入式系統(tǒng)方式。該系統(tǒng)實(shí)現(xiàn)的輸出波形頻率在l0Hz—10MHz之間，頻率偏低且輸出波形頻率不易數(shù)控調(diào)節(jié)。目前，數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)主要有以下兩種方式。隨著現(xiàn)代電子、計(jì)算機(jī)和信號(hào)處理等技術(shù)的發(fā)展，極大促進(jìn)了數(shù)字化技術(shù)在電子測(cè)量?jī)x器中的應(yīng)用，使原有的模擬信號(hào)處理逐步被數(shù)字信號(hào)處理所代替，從而擴(kuò)充了儀器信號(hào)的處理能力，提高了信號(hào)測(cè)量的準(zhǔn)確度、精度和變換速度。自60年代以來(lái)信號(hào)發(fā)生器有了迅速的發(fā)展，出現(xiàn)了函數(shù)發(fā)生器，這個(gè)時(shí)候的信號(hào)發(fā)生器多采用模擬電子技術(shù)，由分立元件或模擬集成電路構(gòu)成，其結(jié)構(gòu)復(fù)雜，且僅能產(chǎn)生正弦波、方波、鋸齒波和三角波等幾種簡(jiǎn)單波形，由于模擬電路的漂移較大，使其輸出的波形的幅度穩(wěn)定性差，而且模擬器件構(gòu)成的電路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波電路結(jié)構(gòu)非常復(fù)雜。隨著通訊和雷達(dá)技術(shù)的發(fā)展，40年代出現(xiàn)了主要用于測(cè)試各種接收標(biāo)準(zhǔn)的信號(hào)發(fā)生器，使信號(hào)發(fā)生器從定性分析的測(cè)試儀器發(fā)展成定量分析的儀器。在目錄上點(diǎn)右鍵“更新域”，然后“更新整個(gè)目錄”。采用FPGA實(shí)現(xiàn)了正弦信號(hào)發(fā)生器，信號(hào)發(fā)生器主要由累加器和ROM查詢表組成，可由頻率和相位控制字使信號(hào)發(fā)生器的輸出改變。直接數(shù)字式頻率合成技術(shù)DDS(Direct Digital Synthesis)是新一代的頻率合成技術(shù)，它采用數(shù)字控制信號(hào)的相位增量技術(shù)，具有頻率分辨率高，頻率切換快，頻率切換時(shí)相位連續(xù)和相位噪聲低以及全數(shù)字化易于集成等優(yōu)點(diǎn)。而當(dāng)今高性能的頻率源均通過(guò)直接數(shù)字頻率合成(DDS)技術(shù)來(lái)實(shí)現(xiàn)。再次通過(guò)對(duì)系統(tǒng)的分析，總結(jié)歸納出了系統(tǒng)的硬件結(jié)構(gòu)，硬件主要由FPGA芯片、數(shù)模轉(zhuǎn)換電路、幅度調(diào)節(jié)電路、功率放大電路和輸入、顯示電路組成。s hardware architecture, hardware mainly by the FPGA chip, digitaltoanalog conversion circuit, the rate adjustment circuit, power amplifier circuit and input, display circuit. The use of FPGA realization of a sinusoidal signal generator, signal generator by the accumulator and ROM lookup table posed by the word frequency and phase control signal generator so that the output change. Finally pleted the hardware and software design and debugging of the experimental prototype has been tested, the data the results showed shows that it is able to meet the design requirements of frequency range between and and output range between and .Keywords DDS；Signal Generating；FPGA不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印 II 目錄摘要…… IAbstract II第1章 緒論 1 信號(hào)發(fā)生器技術(shù) 1 頻率合成技術(shù) 2 頻率合成技術(shù)概述 2 頻率合成技術(shù)的發(fā)展 2 DDS研究現(xiàn)狀及意義 3 FPGA在DDS技術(shù)實(shí)現(xiàn) 4 論文主要研究?jī)?nèi)容 5第2章 DDS技術(shù) 6 DDS頻率合成的原理與結(jié)構(gòu) 6 DDS的基本原理 6 DDS的結(jié)構(gòu) 7 DDS的工作特點(diǎn) 9 DDS的頻譜分析 9 DDS的雜散特性分析 10 相位截?cái)喈a(chǎn)生的雜散 10 幅度量化產(chǎn)生的雜散 12 DAC轉(zhuǎn)換誤差產(chǎn)生的雜散 12 其他噪聲源帶來(lái)的雜散 13 DDS的優(yōu)點(diǎn)和不足 13 本章小結(jié) 14第3章 信號(hào)發(fā)生器系統(tǒng)的硬件設(shè)計(jì) 15 系統(tǒng)硬件總體設(shè)計(jì) 15 FPGA芯片 15 數(shù)模轉(zhuǎn)換電路 17 幅度調(diào)節(jié)電路 19 功率放大電路 19 時(shí)鐘電路 21 電源電路 21 鍵盤輸入電路 22 LED顯示電路 23 電路抗干擾措施 24 本章小結(jié) 25第4章 基于FPGA的系統(tǒng)實(shí)現(xiàn)及測(cè)試 26 FPGA的總體設(shè)計(jì) 26 FPGA的模塊 28 FPGA的編輯及下載 33 系統(tǒng)的測(cè)試 34 時(shí)序仿真 34 嵌入式邏輯分析儀的使用 34 硬件的測(cè)試 35 本章小結(jié) 35結(jié)論 37致謝 38參考文獻(xiàn) 39附錄A 41附錄B 46附錄C 51千萬(wàn)不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印。信號(hào)發(fā)生器是一種最悠久的測(cè)量?jī)x器，早在20年代電子設(shè)備剛出現(xiàn)時(shí)它就產(chǎn)生了。直到1964年才出現(xiàn)第一臺(tái)全晶體管的信號(hào)發(fā)生器。軟件控制波形的一個(gè)最大缺點(diǎn)就是輸出波形的頻率低，這主要是由CPU的工作速度決定的，如果想提高頻率可以改進(jìn)軟件程序減少其執(zhí)行周期時(shí)間或提高CPU的時(shí)鐘周期，但這些辦法是有限度的，根本的辦法還是要改進(jìn)硬件電路[2]。而隨著單片機(jī)技術(shù)的成熟和ARM(Advanced RISC Machines)處理器技術(shù)的發(fā)展，為數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)又多了一種實(shí)現(xiàn)方式。該設(shè)計(jì)主要采用ARM7TDMI處理器芯片S3C4510B和MAX038(高頻函數(shù)發(fā)生器)芯片組成。以上存在的問(wèn)題都需解決。 頻率合成技術(shù) 頻率合成技術(shù)概述頻率合成技術(shù)指