【正文】 reg [3:0] ge,shi,bai,qian。b0000_1111。d6。d1。 output [7:0] led。d143: count_end = M_1。d132: count_end = M_1。 839。 839。d100: count_end = M_3。 839。d76,839。d64,839。 839。d41,839。d29,839。d18,839。d7,839。d0。d132,839。 839。 839。 839。d92,839。d83: count_end = L_3。d73: count_end = M_1。h0。d53: count_end = L_5。d43: count_end = L_6。d32,839。d21: count_end = M_5。 839。 end case(state1) 839。 state2=0。d40865, //中音 2 M_3 = 1739。 //時鐘信號和復(fù)位信號輸入 input[2:0]key。 end end always(posedge clk or negedge rst) begin if(!rst) key2=339。由于異步復(fù)位與同步復(fù)位都存在弊端，所以就采用“異步復(fù)位、同步釋放”的方法。 復(fù)位模塊 在數(shù)字電路系統(tǒng)里面，無論是大系統(tǒng)還是小一點的系統(tǒng)，復(fù)位模塊都是必不可少的，以防止 FPGA 運行到不是預(yù)期的狀態(tài)，按 下復(fù)位鍵，便可以回歸到初試狀態(tài)，極大地保證了系統(tǒng)的穩(wěn)定性。 基于 FPGA 的音樂流水燈設(shè)計 7 input [2:0] key。設(shè)計者不需要重 新編譯設(shè)計來檢查 I/O 分配的有效性。 Open Verilog International（ OVI）是促進 Verilog發(fā)展的國際性組織。 Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。 CPLD是當前的主流 PLD 器件之一 。 當然，用 FPGA實現(xiàn)音樂流水燈有多種方法，有用 HDL語言描述的組合、時序邏輯電路來實現(xiàn)，更高級一點的就是在 FPGA的 NIOS處理器來完成?；?FPGA的大型電子系統(tǒng)都需要通過 LED或是蜂鳴器來檢測系統(tǒng)的正確性，所以本課題所研究的就可以無縫地嵌入到 FPGA系統(tǒng)中、 2． 本課題需要重點研究的關(guān)鍵問題、解決的思路及實現(xiàn)預(yù)期目標的可行性分析 關(guān)鍵問題 ： 1： FPGA芯片內(nèi)部硬件 工作原理 2： 音樂播放的基本原理 3： verilog語言 編程部分 解決的思路： 首先應(yīng)該熟悉 FPGA內(nèi)部硬件的工作原理和 音樂播放的基本原理 ，如果按下鍵，再利用外部 按鍵傳遞信號給 FPGA，這些信號可以實現(xiàn)音樂的播放和控制， FPGA解析按鍵傳遞過來的信號，再通過 FPGA內(nèi)部的延時， 使得蜂鳴器所對應(yīng)的的 FPGA芯片端口輸出高低電平的持續(xù)時間與音樂的音階相對應(yīng)，這就達到蜂鳴器發(fā)出預(yù)定的聲音 ，同理可以 點亮相應(yīng) LED。 專 業(yè) ： 電子信息工程 題 目 ： _ 基于 FPGA 的音樂流水燈設(shè)計 工作進程 起止時間 工 作 內(nèi) 容 2020 年 3月 4日 ~ 3月 18 日 查閱資料，撰寫開題報告； 2020 年 3月 19日 ~ 4 月 4 日 掌握 Verilog 語言以及 FPGA 硬件 的相關(guān)知識 ； 2020年 4月 5日 ~ 4 月 30日 基于 quartus2軟件 使用 Verilog語言 進行編程， 注意語言的轉(zhuǎn)換，二進制轉(zhuǎn)換成十六進制（ 不同 音階與特定頻率的方波信號對應(yīng) ） 2020 年 5月 1日 ~ 5月 14 日 設(shè)計相應(yīng)程序，通過 quartus2仿真 實現(xiàn)系統(tǒng)功 能 2020 年 5月 15日 ~ 6 月 6 日 撰寫論文，準備答辯； 2020 年 6月 7日 ~ 6月 14 日 畢業(yè)答辯。由于具有以上這些特點，Verilog HDL 語言已經(jīng)被絕大多數(shù)的 IC設(shè)計者所采用。 隨后出現(xiàn)了可編程陣列邏輯PAL(ProgrammableArrayLogic),PAL 由可編程的與陣固定的或陣列組成 ,采用熔絲編程方式 ,它的設(shè)計比較靈活 ,器件速度快 ,因而成為第一個得到普遍應(yīng)用的 PLD 器件。典型的 PLD 由“與”、“非”陣列組成，用“與或”表達式來實現(xiàn)任意組合邏輯，所以 PLD 能以乘積和形式完成大量的邏輯組合。 Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。設(shè)計者在實現(xiàn)最終掩膜器件之前，獲得 Hard Copy 器件的性能、功耗、邏輯單元布局以及 I/O分配。 . 軟件介紹 Modelsim 仿真工具是 Model 公司開發(fā)的。 play i3(.clk(clk),.rst(rst0),.key(keyout),.t(t),.stop(stop))。b1。 reg [19:0] t。 endmodule 按鍵模塊仿真結(jié)果 基于 FPGA 的音樂流水燈設(shè)計 12 總結(jié)按鍵模塊 消 抖是為了避免在按鍵按下或是抬起時電平劇烈抖動帶來的影響。 parameter L_2 = 1739。b00。 else begin count = 439。d7: count_end = L_6。d17,839。 839。d38,839。d49: count_end = L_3。 839。d69: count_end = L_7。 839。d88: count_end = L_6。d98: count_end = L_6。 839。 839。d128: count_end = L_5。h0。 839。d14: count_end = M_2。 839。d36： count_end = M_6。 839。d59,839。d71,839。d83,839。d94,839。d106: count_end = M_6。 839。d127,839。d138,839。 endcase end else stop=1。d36402, //中音 3 M_5 = 1739。 L_5 : NUM=339。 1 : led1=839。流水燈模塊通過第一個 case 語句解析核心模塊傳遞過來的計數(shù)值（本身代表音階），并把正在播放音樂的音階存在 NUM 寄存器中，然后通過第二個 case 語句點亮相應(yīng)的流水燈。d54545, //低音 6 L_7 = 1739。 endcase end assign led=led1。 else case(NUM) 0 : led1=839。 L_3 : NUM=339。d45863, //中音 1 M_2 = 1739。 default:count_end = 1739。d137: count_end = L_6。d126: count_end = M_1。d115,839。 839。d93: count_end = M_6。d82: count_end = M_3。 839。d57,839。d46,839。d34,839。d23,839。d12,839。d0,839。d137: count_end = L_5。d127: count_end = L_3。d117,839。d107,839。d97: count_end = L_5。d87: count_end = L_5。d78,839。 839。d57,839。 839。d37: count_end = L_7。d25,839。 839。d6: count_end = L_5。 if(count TIME) //一個節(jié)拍 250ms count = count + 139。b11。 reg [1:0] state。 assign keyout[2]=(~key1[2])amp。 //輸入 3個按鍵 output [2:0] keyout。 c3=0。 reset i1(.clk(clk),.rst(rst),.rst0(rst0))。 QuartusII 軟件是全新的體系，設(shè)計流程的主要階段都可獨立執(zhí)行，這些可執(zhí)行階段接受簡單的命令行參數(shù)，易于編寫腳本或從 MakeFile 運行，自動啟動專門的設(shè)計流程。 QuartusII 的功能主要有以下幾個方面： 第一款從 FPGA 至掩膜器件的完整設(shè)計工具。因此，用這種語言編基于 FPGA 的音樂流水燈設(shè)計 5 寫的模型能夠使用 Verilog仿真器進行驗證。 第 1 階段的可編程器件只有簡單的可編程只讀存儲器 (PROM)、紫外線可擦除只讀存儲器 (EPROM) 和電可擦只讀存儲器 (EEPROM)3 種，由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。 可編程邏輯器件是 20 世紀 70年代發(fā)展起來的一種新型器件 ,它給數(shù)字系統(tǒng)的設(shè)計方式帶來了革命性的變化 。 Verilog HDL 語言具有簡單、直觀和高效的特點。 基于 FPGA 的音樂流水燈設(shè)計 論文作者簽名： 時間： 年 月 日 指導(dǎo)教師簽名： 時間： 年 月 日 西 安 郵 電 大 學(xué) 畢業(yè)設(shè)計 (論文 )任務(wù)書 學(xué)生姓名 付道文 指導(dǎo)教師 陰亞芳 職稱 教授 學(xué) 院 電子工程學(xué)院 系 部 電子與信息工程 專 業(yè) 電 子 信 息 工 程 題 目 基于 FPGA 的音樂流水燈設(shè)計 任務(wù)與要求 基于 FPGA 的音樂流水燈設(shè)計 通過 FPGA 實現(xiàn)音樂流水燈的控制，將不同音階與特定頻率的方波信號對應(yīng)起來，以方波信 號驅(qū)動蜂鳴器發(fā)出音樂，再根據(jù)不同音階來控制流水燈的閃爍。通過硬件和軟件的的協(xié)調(diào)，來完成本課題。 基于 FPGA 的音樂流水燈設(shè)計 2 2 可編程邏輯器件及 FPGA 介紹 可編程邏輯器件簡介 多年來 ,人們設(shè)計數(shù)字電路系統(tǒng)都是使用標準的數(shù)字集成電路芯片 ,如 74/54 系列(TTL)、 4000/4500 系列 (CMOS)等 ,根據(jù)設(shè)計的功能從這些標準的芯片中進行選擇 ,然后搭建成一個完整的數(shù)字電路應(yīng)用系統(tǒng) 。 它采用 CMOS的 SRAM 工藝制作 ,在結(jié)構(gòu)上和陣列型 PLD不同 ,它的內(nèi)部由許多獨立的可編程邏輯單元構(gòu)成 ,各邏輯單元之間可以靈活地相互連接 ,具有密度高 、 速度快 、基于 FPGA 的音樂流水燈設(shè)計 3 編程靈活 、 可重新配置等優(yōu)點 ,FPGA 也是當前主流的 PLD器件之一 。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。這一努力最后獲得成功， Verilog 語言于1995年成為 IEEE標準，稱為 IEEE Std1364－ 1995。 QuartusII 芯片編輯器允許設(shè)計者在完成布局布線之后查看 Altera 器件的內(nèi)部詳細結(jié)構(gòu)，增量編輯邏輯單元 LE 和 I/O 單元的配置和鎖相環(huán)參數(shù)。 output [7:0] dat,sec,led。 input clk,rst。本課題采用的時鐘頻率是 50MHZ,代碼設(shè)計按鍵消抖模塊是采用每 4096（ 2039。 else key2=key1。 //輸出蜂鳴器方波信號 output stop。d30612, //中音 5 M_6 = 1739。 count_end=0。d2,839。