最新ls電子時(shí)鐘設(shè)計(jì)(專業(yè)版)
【正文】 所以在第二天，我在電腦上只用了一個(gè)小時(shí)就完成并進(jìn)一步改進(jìn)了我的設(shè)計(jì)，并且完成了驗(yàn)證。74LS161的預(yù)置是同步的，所以我利用預(yù)置端的ABCD四個(gè)端口來實(shí)現(xiàn)清零。當(dāng)清除端CLEAR為低電平時(shí)，不管時(shí)鐘端CLOCK 狀態(tài)如何，即可完成清除功能。 小時(shí)、分鐘、秒這3位每位都需要輸出兩位數(shù)，故總共會(huì)有6位數(shù)輸出。關(guān)鍵詞：數(shù)字時(shí)鐘；計(jì)數(shù)器；級(jí)聯(lián)；74LS161。每計(jì)60秒秒位將會(huì)向分位進(jìn)一并且本位清零。 小時(shí)位和分位、秒位不同，它是以10進(jìn)制來顯示24進(jìn)制數(shù)，所以清零與計(jì)數(shù)的方式要有所改變。 74LS161功能表 顯示計(jì)數(shù)結(jié)果需要用到顯示譯碼器DCD_HEX 兩個(gè)正在工作的顯示譯碼器DCD_HEX 本設(shè)計(jì)需要用到非門（7405N）和與非門（7400N） 非門（7405N）和與非門（7400N）第3部分 電路設(shè)計(jì) AD置位端接地（置零），ENT和ENP以及CLR接VCC(置1），CLK接時(shí)鐘輸入的負(fù)極（因?yàn)槭堑碗娖接行В┌凑請(qǐng)D示方法接線。 譯碼器連接 整體電路連接第4部分 整體電路圖的仿真測(cè)試及性能檢測(cè)（仿真） ，運(yùn)行電路，開始測(cè)試。16。BCA 單級(jí)計(jì)數(shù)器 按照每位的進(jìn)位/清零要求，把留個(gè)計(jì)數(shù)器進(jìn)行級(jí)聯(lián)： 計(jì)數(shù)器的級(jí)聯(lián) 每一級(jí)計(jì)數(shù)器的QA－QD為計(jì)數(shù)結(jié)果輸出端，使用顯示譯碼器DCD_HEX連接其輸出端，可以顯示當(dāng)位的計(jì)數(shù)狀態(tài)。當(dāng)計(jì)數(shù)溢出時(shí)，進(jìn)位輸出端（RCO）輸出一個(gè)高電平脈沖，其寬度為QA 的高電平部分。這樣就構(gòu)成了一個(gè)級(jí)聯(lián)而形成的60進(jìn)制帶進(jìn)位與清零的加法計(jì)數(shù)器。一分鐘有60秒，故秒位應(yīng)該用60進(jìn)制的計(jì)數(shù)器。用MULTISIM軟件實(shí)現(xiàn)，并用proteus畫出PCB板。 進(jìn)位和清零應(yīng)該是同步的，即當(dāng)秒位計(jì)滿60秒的瞬間，
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