【正文】 accumulation: process(fsclk)variable accu:signed(41 downto 0)。d_in = sinv(j)。end loop。139。在現(xiàn)代電子系統(tǒng)中，F(xiàn)IR數(shù)字濾波器以其良好的線性特性被廣泛使用，隨著科技的日新月異，基于FPGA來設(shè)計電子電路己成為一種趨勢。end if。FSCLK = ‘0’。line No. 26… … …“000000000100000000101”, sin(180176。 Ts=22us, fs=end loop。在VHDL代碼中,濾波器的系數(shù)被設(shè)置,類似存儲于程序存儲器中執(zhí)行。按照前面濾波器的總體結(jié)構(gòu)框圖將該結(jié)構(gòu)濾波器分成三個典型的模塊。通過設(shè)置上面的參數(shù)后可以簡單地計算出濾波器的參數(shù)，之后再對計算出的參數(shù)進(jìn)行量化就可以得到一系列的整數(shù)，這樣就可以在FPGA中使用了。應(yīng)用EDA工具的邏輯優(yōu)化功能，可以自動地的把一個綜合后的設(shè)計變成一個更小、更高速的電路系統(tǒng)。因此，濾波器應(yīng)該設(shè)計成奈奎斯特頻率以上的頻率分量衰減到ADC檢測不到的電平。以上是從幅度頻率特性設(shè)計方面對窗函數(shù)提出的要求，實(shí)際中設(shè)計FIR濾波器往往要求是線性相位的，因此要求滿足線性相位的條件求滿足: (218)綜上所述，用窗函數(shù)設(shè)計FIR濾波器還有不盡人意之處，例如存在主瓣寬度與旁瓣波動等的矛盾。實(shí)際中的FIR濾波器的頻率特性是理想低通濾波器的幅度頻率特性和窗函數(shù)的幅度頻率特性的復(fù)卷積。x(nk):延時k個抽頭的輸入信號。 以下簡要介紹其結(jié)構(gòu)原理和設(shè)計方案。第四章進(jìn)行FIR濾波器的測試與驗(yàn)證。分布式算法分為串行分布式算法、串并結(jié)合的分布式算法和并行分布式算法。硬件實(shí)現(xiàn)是設(shè)計專門的數(shù)字濾波電路，如今FIR濾波器的硬件設(shè)計有多種實(shí)現(xiàn)方法。其中，單片機(jī)速度較慢，集成電路雖然性能良好，但通常門限定的某一或某幾個特定功能而設(shè)計，靈活性差，軟件編程的通用數(shù)據(jù)處理芯片(如TMS320CXX)是目前應(yīng)用一種方法。數(shù)字濾波是通過采用數(shù)值運(yùn)算的方法來達(dá)到濾波目的的，通過一定的運(yùn)算關(guān)系改變輸入信號所含的頻率成分的相對比例或?yàn)V除某些頻率成分，達(dá)到提取和加強(qiáng)信號中的有用成份、消弱無用的干擾成份的目的。 數(shù)值運(yùn)算可以通過計算機(jī)編寫軟件來實(shí)現(xiàn)， 可以通過普通的硬件組合來實(shí)現(xiàn)， 也可以用專用的DSP芯片來實(shí)現(xiàn) 還可以通過VHDL 等硬件描述語言的設(shè)計。DSP處理器實(shí)質(zhì)上是一種適用于數(shù)字信號處理的單片微處理主要特點(diǎn)是靈活性大，適應(yīng)性強(qiáng)，具有可編程功能，且處理速度較高。第一種是采用單片機(jī)來實(shí)現(xiàn)，但單片機(jī)的處理速度比較慢。串行分布式算法其構(gòu)相對簡單，占用資源少，但是處理速度吞吐量很高。為了驗(yàn)證FIR濾波器的實(shí)際濾波效果，實(shí)際制作了一個實(shí)驗(yàn)電路，進(jìn)行了系統(tǒng)測試，對測試結(jié)果進(jìn)行分析。 FIR 濾波器結(jié)構(gòu)FIR濾波器的構(gòu)成形式主要有直接型、級聯(lián)型、線性相位FIR濾波器和頻率采樣型等。 M 為偶數(shù)時線性相位型濾波器結(jié)構(gòu) （210） （211） 網(wǎng)絡(luò)結(jié)構(gòu)如圖 同理，當(dāng) M 為奇數(shù)時，有 （212） M 為奇數(shù)時線性相位型濾波器結(jié)構(gòu) 頻率采樣型系統(tǒng)函數(shù)H(z)可以由單位圓上的樣本得到重建，樣本為M點(diǎn)脈沖響應(yīng)h(n)的M點(diǎn)DFT{H(k),0≤k≤M1}。復(fù)卷積給帶來過沖積波，所以加窗函數(shù)后，對濾波器的理想特性的影響有以下幾點(diǎn):a)Hd()在截止頻率的間斷點(diǎn)變成了連續(xù)的曲線，使得H()出現(xiàn)了一個過渡帶，它的寬度等于窗函數(shù)的主瓣的寬度。設(shè)計FIR濾波器常用的窗函數(shù)有:矩形窗函數(shù)、三角(Bartlett)窗函數(shù)、漢寧(Hanning)窗函數(shù)、海明(Hamming)窗函數(shù)、布萊克曼(Blackman)窗函數(shù)和凱塞(Kaiser)窗函數(shù)，具體性能指標(biāo)可參看表31。于是，對于采用B位的線性ADC系統(tǒng)，其濾波器的阻帶最小衰減通常應(yīng)該是 （221）其中B是ADC的位數(shù)，對于8位ADC可計算出a為50dB。反過來，設(shè)計者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計信息，返回去更新VHDL的設(shè)計描述，使之更為完善。通過常用的如原理圖或者硬件描述語言等方面描述出濾波器的原型，驗(yàn)證則是把前面實(shí)現(xiàn)出來的原型輸入到Max+plusII里面，通過實(shí)際電路來觀察設(shè)計是否正確，如果不正確，要返回上面的步驟重新開始設(shè)計。第一個模塊是移位寄存器，該模塊的功能是通過移位寄存器把串行輸入的采樣數(shù)據(jù)轉(zhuǎn)換為并行的。subtype ROMbyte is signed (20 downto 0)。（2）將輸入的數(shù)據(jù)信號寫入數(shù)據(jù)存儲器RAM（由D觸發(fā)器組成）中wr_data: process(rst,fsclk)beginif (rst =‘1’) thenfor k in 1 to 57 loopRAMDATA(k) =＂000000000000000000000＂。 176。wait for 11 us。end process accumulation。這是由于FPGA器件集成度高、體積小，使用它可以大大縮短開發(fā)的周期，減少資金的投入，將原來的電路板級產(chǎn)品升級為芯片級產(chǎn)品。) thenfor i in 1 to 57 loopROMDATA(i) =“000000000000000000000”。end if。wait for 11 us。beginif (rst = ‘1’) thenD_OUT =“000000000000000000000”。end process filtering_data。 line No. 50)for k in 0 to 99 loopfor j in 0 to 49 loopFSCLK =‘1’。RAMDATA(1) = D_in。coefficient: process(rst)begin process coefficientif(rst = 39。 5結(jié)論與展望數(shù)字信號處理的最主要應(yīng)用領(lǐng)域就是數(shù)字濾波，數(shù)字濾波器與快速傅里葉變換(FFT)被公認(rèn)為數(shù)字信號處理的兩大基石。end loop。wait for 11 us。)。wait for 11 us。 fsclk: 采樣時鐘信號。對于一個N階FIR濾波器而言，直接結(jié)構(gòu)實(shí)現(xiàn)的FIR濾波器共需要N級數(shù)據(jù)移位寄存器、N個乘法器和N1個加法器。利用MATLAB軟件。這種方式突破了門級設(shè)計的瓶頸，極大地減少了電路設(shè)計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。在確定混疊濾波器時，應(yīng)該考慮ADC分辨率的要求。在保證主瓣的寬度達(dá)到一定要求的條件下，適當(dāng)?shù)貭奚靼甑膶挾葋頁Q取旁瓣的波動減小。具體設(shè)計步驟如下：a)給定所要求的理想的頻率響應(yīng)函數(shù)；b)求其傅立葉反變換，即 (214)c)根據(jù)允許的過渡帶寬及阻帶最小衰減的要求，可選定窗函數(shù)W(n)的形狀及濾波器長度N，一般的N要通過多次試探后才能確定；d)求得所設(shè)計的FIR濾波器的單位樣值響應(yīng)h(n)= (215)e)計算出，檢測是否滿足設(shè)計要求；總的系統(tǒng)函數(shù)為： (216)其中，HN為第N個頻段的濾波器系統(tǒng)函數(shù)， (217)Hd()abc(N1)/2(N+1)/2nn 截止頻率為的理想低通數(shù)字濾波器幅度頻率特性 對實(shí)際FIR濾波器有影響的只是窗函數(shù)的幅度頻率特性。h(k):第k級抽頭系數(shù)(單位脈沖響應(yīng))。FIR 數(shù)字濾波器主要用來實(shí)現(xiàn)信號預(yù)處理、 防混疊、帶選、 抽選/插補(bǔ) 、濾波和卷積等功能的。第三章闡述了一個基于VHDL的低通濾波器的設(shè)計，介紹了VHDL語言以及其開發(fā)環(huán)境，說明具體實(shí)現(xiàn)方法，用MATLAB計算出所需參數(shù)，用VHDL語言編程，完成對整個FIR濾波器的功能模塊的劃分，以及各個功能模塊的具體設(shè)計。這種方法是目前比較常用的基于FPGA設(shè)計FIR濾波器的方法。由于這種方法速度慢，難以對信號進(jìn)行實(shí)時處理，因而多用于教學(xué)與科研。硬件主要采用MCU(單片機(jī))、DPS(數(shù)字信號處理器)和集成電路來實(shí)現(xiàn)。數(shù)字信號處理中一個非常重要且應(yīng)用普遍的技術(shù)就是數(shù)字濾波。 用FPEG來實(shí)現(xiàn)數(shù)字濾波器按單位脈沖響應(yīng)長度來分， 可分為無限長單位脈沖響應(yīng) IIR濾波器和有限長單位脈沖響應(yīng)FIR 濾波器。近年來由于多媒體技術(shù)和無線通信的發(fā)展對DSP應(yīng)用的要求不斷地這些應(yīng)用對信號處理要求高，需要采用處理速度高的硬件來實(shí)現(xiàn)DPS，隨著CMOS工藝的線寬不斷縮小，從研制高性能的DSP專用芯片處理器，直到近年來可以在單片上集成DSP的應(yīng)用。第二種是采用專用的DSP芯片，但是DSP的串行指令執(zhí)行方式使其速度和效率大打折扣，因此當(dāng)濾波器的系數(shù)增加或字長增長時，計算時間會大大增加，而且在一些高速的應(yīng)用中，DSP的性能的提高卻落后于需求的增加。并行分布式算法結(jié)構(gòu)齊整，利用流水實(shí)現(xiàn)，多用于對速度要求高的場合，但占用資源大。第五章是結(jié)論與展望，對論文進(jìn)行了總結(jié)并對數(shù)字信號處理的發(fā)展進(jìn)行了展望。 直接型結(jié)構(gòu)N 階的FIR 濾波器系統(tǒng)的傳遞函數(shù)為 (22) 它有 N1階極點(diǎn)在Z=0 處 有 N1 個零點(diǎn)位于有限Z平面的任何位置，系統(tǒng)