【正文】 在本設(shè)計中使用了兩種內(nèi)存映射表：正常工作下的內(nèi)存映射表和重新啟動時的內(nèi)存映射表。仲裁器的方塊圖如圖34所示，接口信號定義如表31所示。這里我們假定固定長度的突發(fā)優(yōu)先級的傳輸都是不可中斷的。AHB總線的一個突出特點就是支持split傳輸。如果沒有主設(shè)備請求總線，仲裁器將授權(quán)系統(tǒng)中默認的主設(shè)備。AHB系統(tǒng)中是采用多選的形式進行互連，因此在AHB系統(tǒng)中多了一個中央多路選擇器。 鎖定傳輸主設(shè)備進行鎖定訪問時，必須有效HLOCKx信號向仲裁器指明當(dāng)前傳輸為鎖定序列。仲裁器通過監(jiān)視多個不同主設(shè)備發(fā)出的總線使用請求信號HBUSREQx，按其內(nèi)部設(shè)定的優(yōu)先級方案來決定哪個主設(shè)備是當(dāng)前請求總線的最高優(yōu)先級主設(shè)備。11SPLIT需要主設(shè)備重試傳輸，但要等從設(shè)備完成傳輸時才讓主設(shè)備獲取總線表格 23 表210傳輸響應(yīng)類型編碼 兩個周期的響應(yīng)只有OKAY響應(yīng)只需時鐘周期內(nèi)完成，ERROR, RETRY和SPLIT響應(yīng)則至少需要兩個時鐘周期。表格 22 圖26 AHB 4拍包繞式猝發(fā)傳輸猝發(fā)傳輸一定不要穿過1 kByte的地址邊界。11SEQ表明該傳輸為猝發(fā)傳輸中的后續(xù)傳輸。表格 14 表25 AHB數(shù)據(jù)總線 AHB地址譯碼信號HSELx從設(shè)備選擇信號，該信號由地址譯碼器對總線上地址譯碼產(chǎn)生，用來選擇相應(yīng)的從設(shè)備x.表格 15 表26 AHB地址譯碼信號 AHB SPLIT能力信號HMASTER主設(shè)備序號，指明當(dāng)前哪個主設(shè)備正在進行傳輸。HGRANTx總線允許信號，當(dāng)該信號有效，表明總線主設(shè)備為當(dāng)前最高優(yōu)先級主設(shè)備。在任何時候，只能有一個總線主設(shè)備在使用總線。正是因為AMBA易于實現(xiàn)的技術(shù)統(tǒng)一性造就了AMBA與眾不同的地位。這種優(yōu)先級的設(shè)定是靈活而又隨時可變的，這使系統(tǒng)總線的調(diào)度非常有效率。通常先驗證模塊或子系統(tǒng)，然后再全系統(tǒng)聯(lián)調(diào)。兩個VCI通過總線互連的邏輯結(jié)構(gòu)示意如圖15所示。 IBM的CoreConnect總線CoreConnect總線的邏輯結(jié)構(gòu)如圖11所示。國際上，一些大公司的解決辦法是逐步定義公司內(nèi)部甚至是幾個公司間通用的片上總線標(biāo)準(zhǔn)。這是一種與PCI總線迥然不同的圖形接口，它完全獨立于PCI總線之外，直接把顯卡與主板控制芯片聯(lián)在一起，使得3D圖形數(shù)據(jù)省略了越過PCI總線的過程，從而很好地解決了低帶寬PCI接口造成的系統(tǒng)瓶頸問題。1985年美國Intel公司與ZILOq TEKTRONIX, NCR等18家公司正式推出，并由IEEE于1987年審定作為IEEE一P1296標(biāo)準(zhǔn)的Multibus II，它能支持32位，微處理器。EISA總線的最大特點就是百分之百與ISA總線兼容，從而使得采用EISA總線的微機在傳統(tǒng)的PC機市場上占據(jù)了顯著的有利位置。這些電纜線可以看作是最初的總線。具體的工作包括：AHB總線協(xié)議的研究；手機芯片各模塊互連結(jié)構(gòu)的設(shè)計；手機芯片各模塊總線接口的設(shè)計；總線模塊的設(shè)計，包括仲裁器、地址譯碼器、多路選擇器、AHB2AHB總線橋的設(shè)計、AHB2APB總線橋的設(shè)計。在系統(tǒng)總線設(shè)計中，AMBA是一個公開的標(biāo)準(zhǔn)，詳敘了組成一個系統(tǒng)的功能模塊互聯(lián)和管理的機制，將使設(shè)計者在不需要更改總線界面下，直接整合現(xiàn)有的IP核，這使得系統(tǒng)的整體效益倍增。并行通信速度快、實時性好，但由于占用的口線多，不適于小型化產(chǎn)品；而串行通信速率雖低，但在數(shù)據(jù)通信吞吐量不是很大的微處理電路中則顯得更加簡易、方便、靈活。采用了這項技術(shù)，使得總線能夠進行突發(fā)傳輸。1980年Multibus被IEEE標(biāo)準(zhǔn)化委員會推薦為IEEE 796標(biāo)準(zhǔn)。V L bus的擴展情況隨所用CPU工作頗率而定，從而導(dǎo)致它的第二個缺點，兼容性差。在SOC設(shè)計中，功能組裝正在逐漸代替功能設(shè)計，而成為主流的設(shè)計方法。目前業(yè)界普遍使用的是基于平臺的SOC設(shè)計方法，這種方法能有效的加速某個系列的派生產(chǎn)品的開發(fā)。表格 3 圖13 Wishbone邏輯結(jié)構(gòu)wishbone更著重定義IP核的接口信號和總線周期標(biāo)準(zhǔn)以實現(xiàn)IP核的重用，而對主從部件互連的內(nèi)連網(wǎng)絡(luò)，它只是定義了點到點（pointtopoint）、數(shù)據(jù)流（data flow）、共享總線（shared bus）、交叉開關(guān)（crossbar switch）四種不同形式，需由用戶來靈活選擇、生成、擴展，用戶還可用兩條Wishbone總線進行復(fù)雜系統(tǒng)的集成。開發(fā)和驗證一般由好幾個小組共同完成，甚至不同的模塊由不同的設(shè)計公司提供。如果模塊間的互聯(lián)統(tǒng)一簡潔，那么在劃分和調(diào)試的時候便很方便。支持這些協(xié)議的模塊可以判斷數(shù)據(jù)訪問的目的和權(quán)限，對于運行操作系統(tǒng)的設(shè)備和注重安全性的設(shè)備非常有用。透過重復(fù)使用的設(shè)計觀念，將不同的供應(yīng)商設(shè)計的IP快速、可靠地集成到SOC中，便成為當(dāng)今一個重要的課題。從設(shè)備常見有外部存儲器接口、APB橋以及內(nèi)部存儲器等外圍設(shè)備。該信號在一般系統(tǒng)中可選。需要注意的是，當(dāng)從設(shè)備插入等待狀態(tài)延展數(shù)據(jù)段的同時，也有副作用，即延展了下一個傳輸?shù)牡刂范?，如圖24所示。遞增式猝發(fā)用來訪問連續(xù)的地址空間，猝發(fā)過程中每個傳輸?shù)牡刂肥乔皞€傳輸?shù)刂返倪f增。AHB規(guī)范中沒有對主設(shè)備取消一個開始的傳輸沒有做出明確的規(guī)定。SPLIT和RETRY的區(qū)別主要體現(xiàn)在:當(dāng)一個SPLIT或RETRY響應(yīng)發(fā)生時，仲裁器分配總線方案的不同。圖28給出了具有等待狀態(tài)的總線授權(quán)過程。下面以寫傳輸為例(如圖211所示)，簡要地加以描述。如果主設(shè)備需要鎖定訪問，則其必須激活HLOCKx信號來告訴仲裁器其他的主設(shè)備不能占用總線。在隨后的兩個周期內(nèi)分別向AHB總線發(fā)送地址／控制信號和寫數(shù)據(jù)。這里我們的設(shè)計采取的是循環(huán)優(yōu)先級的總線仲裁機制。包括Default master和dummy個master之間提供仲裁以完成數(shù)據(jù)的傳輸。當(dāng)master收到SPLIT響應(yīng)時，該master的總線請求信號無效(NValid= 0 ), 仲裁器仲裁時不考慮該master發(fā)出的總線請求信號，直到被SPLIT的master得到響應(yīng)可以再次傳輸時，該master的有效信號才有效(NValid= 1 )。如果傳輸?shù)刂分赶蛄藳]有定義的內(nèi)存區(qū)域，缺省從設(shè)備。當(dāng)仲裁器觀察到master收到SPLIT響應(yīng)，則會將master的優(yōu)先權(quán)給屏蔽起來，當(dāng)master的總線訪問權(quán)被屏蔽后，該master將無法再獲得總線訪問的權(quán)利，即使是沒有其它master訪問總線時也一樣。但是當(dāng)有更高優(yōu)先級的master的發(fā)出總線請求信號時，總線的訪問權(quán)會由高優(yōu)先級的master取得，但是如果原來得到RETRY響應(yīng)的master是當(dāng)時總線請求的master中優(yōu)先級別最高的，則總線還是繼續(xù)會被占住，而無法釋放給其它有需要的master。表格 30 圖32 仲裁器進行鎖定傳輸?shù)臓顟B(tài)轉(zhuǎn)換圖 仲裁器仲裁機制AHB中沒有規(guī)定仲裁器的仲裁算法，它可以根據(jù)不同的應(yīng)用場合，采取不同的仲裁機制。如果有多個主設(shè)備同時申請訪問總線，仲裁器會根據(jù)各個主設(shè)備優(yōu)先級的高低，將AHB總線的控制權(quán)授予申請訪問總線的主設(shè)備中優(yōu)先級最高的一個，同時向被授權(quán)的主設(shè)備發(fā)送一個Grant信號。AHB主設(shè)備可以在任一個周期請求總線。ENABLE狀態(tài)在該狀態(tài)，PENABLE信號有效，地址、讀寫控制和片選信號繼續(xù)保持有效，總線在該狀態(tài)只保留一個時鐘周期，即轉(zhuǎn)入下一個狀態(tài)。但此時并不表明該主設(shè)備就獲得了總線，只有等到采樣HREADY為高電平時，它才真正獲得總線所有權(quán)，開始總線訪問。 分立(SPLIT)與重試(RETRY)比較SPLIT和RETRY響應(yīng)都為總線從設(shè)備提供一種機制:當(dāng)從設(shè)備不能立即為傳輸提供數(shù)據(jù)時，釋放總線。 AHB傳輸響應(yīng)總線主設(shè)備發(fā)起傳輸后，從設(shè)備然后決定如何進行傳輸。 AHB猝發(fā)操作AMBA AHB協(xié)議定義了4, 8, 16拍(beat)猝發(fā)以及不定常的猝發(fā)和單個傳輸(single transfer)。圖23給出了一個帶有兩個等侍狀態(tài)的簡單傳輸。HBURST[2:0]猝發(fā)類型信號，表明當(dāng)前數(shù)據(jù)傳輸為何種猝發(fā)傳輸類型。AMBA AHB系統(tǒng)總線可以支持多達16個總線主設(shè)備和任意多個總線從設(shè)備。也就是說采用傳統(tǒng)的設(shè)計方式，我們所設(shè)計的電路無法充分的使用單顆IC的面積，因此造成制造成本的浪費。從控制角度來看。一是功能的可劃分性，二是拓撲結(jié)構(gòu)的可劃分性。 Altera大部分結(jié)構(gòu)復(fù)雜的IP都采用該標(biāo)準(zhǔn)。表格 2 圖12 AMBA總線的邏輯結(jié)構(gòu) Silicore的Wishbone總線Wishbone邏輯結(jié)構(gòu)如圖13所示。當(dāng)標(biāo)準(zhǔn)功能塊發(fā)展到現(xiàn)在的上萬門規(guī)模時，一個獨立于生產(chǎn)線之外的產(chǎn)業(yè)誕生了，這就是IP產(chǎn)業(yè)。 IP互連策略及片上總線系統(tǒng) 基于IP重用的設(shè)計方法學(xué)由于消費電子和通訊技術(shù)的飛速發(fā)展，SOC越來越成為IC業(yè)界廣泛關(guān)注的焦點。VL支持高速視頻控制器，最大傳輸速率可以達到132MB/s，滿足了圖形用戶界面和多媒體的需要。Intel公司也于1977年推出的一種微機總線Multibus。1987年IBM公司年推出它的PS/250型微機時，改用了新的總線微通道結(jié)構(gòu)(Micro Channel Architecture). MCA總線采用了不少新技術(shù):采用總線主控技術(shù)，從而可以控制當(dāng)前數(shù)據(jù)的傳輸。內(nèi)部總線是微機內(nèi)部各外圍芯片與處理器之間的總線，用于芯片一級的互連；而系統(tǒng)總線是微機中各插件板與系統(tǒng)板之間的總線，用于插件板一級的互連；外部總線則是微機和外部設(shè)備之間的總線，微機作為一種設(shè)備，通過該總線和其他設(shè)備進行信息與數(shù)據(jù)交換，它用于設(shè)備一級的互連。摘 要隨著可攜帶式消費型電子產(chǎn)品的應(yīng)用日益廣泛，需求的功能越來越多，導(dǎo)致一個嵌入式系統(tǒng)的開發(fā)時間難以預(yù)測及控制；而嵌入式系統(tǒng)越來越復(fù)雜，架構(gòu)規(guī)格又時常更新改變，整合困難且耗時，產(chǎn)品生命周期又越來越短，迫使設(shè)計者在設(shè)計硬件架構(gòu)時必須從本質(zhì)上要較有彈性去考量。it is great required a more flexible onchip bus to properly connect sorts of IP modules該總線被稱為PC或PC/XT總線。其優(yōu)點是兼容性好，可靠性高，穩(wěn)定性強。因而Multibus II被譽為首開現(xiàn)代總線之先河。在2002年9月發(fā)表了支持AGP 。IP核是集成電路知識產(chǎn)權(quán)模塊的簡稱,它是經(jīng)過預(yù)先設(shè)計、預(yù)先驗證，具有相對獨立的功能，可以重復(fù)使用在SOC和復(fù)雜ASIC中的電路模塊，在工業(yè)界，其又常被稱為SIP。PLB提供了一個高帶寬、低延遲、高性能的處理器內(nèi)部總線；OPB則用于連接具有不同的總線寬度及時序要求的外設(shè)和內(nèi)存；DCR用來在CPU通用寄存器與設(shè)備控制寄存器之間傳輸數(shù)據(jù)，以減少PLB的負荷，增加其帶寬。集成的系統(tǒng)示意圖如圖16所示。如果有一套統(tǒng)一的標(biāo)準(zhǔn)接口，驗證工程師只需根據(jù)時間先后發(fā)出固定時序的信號，驗證效率將得到極大提高。這使它非常適合于現(xiàn)代大規(guī)模集成電路設(shè)計自動化的要求，與EDA工具的耦合非常自然，容易達到更高的時鐘頻率。從工程師的角度來看，我們不能夠期望今天使用的某項技術(shù)或標(biāo)準(zhǔn)可以一成不變地使用很多年。從設(shè)備信號向AHB主設(shè)備指明當(dāng)前數(shù)據(jù)傳輸?shù)臓顟B(tài)(成功、失敗，或等待)。表格 11 表22 AHB仲裁信號 AHB控制信號HADDR[31:0]系統(tǒng)地址總線。HMASTLOCK鎖定序列信號，指明當(dāng)前主設(shè)備正在進行鎖定序列傳輸。主設(shè)備不能在第二個時鐘周期立即進行第二個傳輸，所以主設(shè)備使用一個BUSY傳輸來延遲下一個傳輸。因為一次傳輸過程當(dāng)中，對從設(shè)備的地址分配最小是1kByte，如果猝發(fā)傳輸超過了1kByte的地址邊界，那么將有可能造成數(shù)據(jù)傳輸發(fā)生錯誤。對于兩個周期的響應(yīng)，最后一個周期時HEADY信號被驅(qū)動為高電平以結(jié)束傳輸。正常情況下，仲裁器只有當(dāng)一個猝發(fā)傳輸完畢之后才把總線占用移交給另外一個主設(shè)備，但為防止主設(shè)備對總線訪問時間過分占用，仲裁器可根據(jù)其內(nèi)部設(shè)定的Timeout機制提前終止猝發(fā)傳輸把總線授權(quán)給請求訪問總線的其它主設(shè)備。在一個鎖定序列傳輸完畢之后，仲裁器還將讓該主設(shè)備繼續(xù)保持總線進行一個附加傳輸以確保鎖定序列的最后一個傳輸成功完成。AHB譯碼器不需要提供傳輸響應(yīng)，它只用于根據(jù)地址高位給每個從設(shè)備提供一個選擇信號HSELx。主設(shè)備都在等待SPLIT傳輸結(jié)束，則必須授權(quán)默認的主設(shè)備。split寄存器是一個16bit的寄存器，它可以暫時屏蔽當(dāng)前split傳輸?shù)闹髟O(shè)備的優(yōu)先級，讓優(yōu)先級更低的主設(shè)備可以獲得總線控制權(quán)。當(dāng)仲裁器觀察到master收到SPLIT響應(yīng)，則會將master的優(yōu)先權(quán)給屏蔽起來，當(dāng)master的總線訪問權(quán)被屏蔽后，該master將無法再獲得總線訪問的權(quán)利，即使是沒有其它master訪問總線時也一樣。輸入HBURST[2:0]BURST傳輸類型信號輸入HSPLITx[15:0]AHB從設(shè)備發(fā)出的信號用來表示對應(yīng)的主設(shè)備需要傳輸，信號中每一位對應(yīng)著一個主設(shè)備。地址正常工作的內(nèi)存映射重啟時的內(nèi)存映射0xc000000000xffffffff未定義未定義0x8000000000xBfffffffAHB/APB橋AHB/APB橋0x3000000000x7fffffff外部ROM外部ROM0xc000004000x2fffffff外部RAM外部RAM 0xc000000000x000003FF內(nèi)部RAMFLASH表格 36 表32 地址內(nèi)存映射關(guān)系在正常工作時，微處理器的從設(shè)備包括內(nèi)部RAM、外部RAM、外部ROM和AHB／APB橋；當(dāng)系統(tǒng)重新啟動時，系統(tǒng)的內(nèi)存映射不包括內(nèi)部RAM，而是將0x0000—0000至0x0000—03FF的內(nèi)存地址段映射為flash?？梢钥吹?主設(shè)備發(fā)出請求后第二個時鐘周期獲得了總線使用權(quán)。 Default master通常是訪問總線頻率最高的master。如果獲得總線訪問權(quán)的master不希望在傳輸?shù)倪^程中被打斷，而想要進行連續(xù)的不可中斷的傳輸，那么master在發(fā)出總線請求信號(HBUSREQ)的同時可以發(fā)出總線鎖存信號HLOCK，即將H