【正文】 （3）中間結(jié)果的舍入誤差由于本設(shè)計(jì)中采用的是定點(diǎn)制運(yùn)算，在預(yù)相加和移位累加的過程中，會(huì)使得到結(jié)果的尾數(shù)增長，這時(shí)需要進(jìn)行尾數(shù)處理，在這個(gè)過程中便引入了誤差。濾波參數(shù)如圖418所示圖418 濾波參數(shù)原理濾波器之后，我們使用了2片高性能145MHz帶寬的運(yùn)放AD8056，實(shí)現(xiàn)差分變單端，以及幅度調(diào)節(jié)等功能，使整個(gè)電路性能得到了最大限度的提升。誤差主要來源是：系數(shù)量化的量化誤差；計(jì)算結(jié)果的取舍誤差等。它的主要含義是把整個(gè)運(yùn)算過程分解成若干段，系統(tǒng)在同一個(gè)時(shí)間可對(duì)先后輸入的數(shù)據(jù)流元素進(jìn)行不同階段的運(yùn)算。end process。q1=qamp。n0(14)amp。39。thenn0=(m2(12)amp。本文設(shè)計(jì)采用并行移位加法，提高了執(zhí)行速度，但付出了硬件資源的大量消耗代價(jià)。f5=(m5(11)amp。139。m2=LUT2(ADD2(7 downto 4))。use 。when 1000=m:=x03c。加法與地址碼形成單元仿真圖（4）查找表模塊輸入模塊形成 9組 8位地址碼，如果直接建立 LUT，則 LUT的規(guī)模較大，為個(gè)字，為了節(jié)約 FPGA資源并且簡化表格深度，本文使用了 8位地址線 LUT分割82技術(shù)，分成 2個(gè) 4位地址線的 LUT [11]。b4(7)amp。b4(5)amp。b4(3)amp。b4(1)amp。a7)+(a15(0)amp。b2=(a2(0)amp。use 。a10=a9。加法與地址碼形成模塊首先實(shí)現(xiàn) B(i)=X(i)+X(Ni)的運(yùn)算，即考慮了濾波器系數(shù)的對(duì)稱性，把與相同兩個(gè)濾波系數(shù)相乘的兩個(gè)采樣值預(yù)先相加，以減少硬件規(guī)模 [10]。(not X_in(6))amp。圖 45（a） ALTPLL 界面PLL 1 AutoParameterValueTypeCyclone IIinclk0 frequency: MHzOperation Mode: NormalClk Ratio Ph (dg) DC (%)c0 1/5 inclk0 c0lockedaltpll0inst5圖 45（b） 分頻模塊（2）數(shù)據(jù)預(yù)處理輸入信號(hào)轉(zhuǎn)換進(jìn)程，對(duì)輸入的二進(jìn)制原碼轉(zhuǎn)換為二進(jìn)制補(bǔ)碼輸出加此進(jìn)程的目的是方便仿真，硬件實(shí)現(xiàn)時(shí)不用library ieee。 Analysis Tool（FDATOOL ）就可以看到如圖 41的FDATOOL界面?？傊?，使用 FPGA器件進(jìn)行系統(tǒng)設(shè)計(jì)能節(jié)約成本 [7]。（2）增大功能密集度功能密集度是指在給定的空間能集成的邏輯功能數(shù)量。定義加權(quán)幅度誤差函數(shù)為 (210))]()[(wHWwed??，式中 為幅度誤差加權(quán)函數(shù)，用來控制不同頻帶的幅度逼近誤差。（4）求的所設(shè)計(jì)的 FTR 的單位抽樣響應(yīng) )()(nwhd 1,.0?? （5）求 ，檢驗(yàn)是否滿足設(shè)計(jì)要求，如不滿足，則需重新設(shè)計(jì)?？梢灶A(yù)見，使用這種方法截取的序列越長，對(duì)理想的幅頻特性逼近的越好。（1）直接型結(jié)構(gòu)由式 22可直接畫出 FIR數(shù)字濾波器的直接型結(jié)構(gòu)，如圖 22所示。最后介紹了 A/D、D/A 模塊的具體設(shè)計(jì)方法，給出了電路原理圖。（2）采用固定功能的專用信號(hào)處理器來實(shí)現(xiàn)，適用于過程固定而又追求高速的信號(hào)處理任務(wù)，是以指定的算法來確定它的結(jié)構(gòu)，使用各種隨機(jī)邏輯器件組成的信號(hào)處理器。位串行乘法器的實(shí)現(xiàn)方法主要是通過對(duì)乘法運(yùn)算進(jìn)行分解，用加法器來完成乘法的功能，也即無乘法操作的乘法器。在電子系統(tǒng)中，由于濾波器的好壞直接影響系統(tǒng)的性能，所以濾波技術(shù)己成為備受關(guān)注而熱門的課題，濾波器的研制己受到各國研究者越來越多的重視。在設(shè)計(jì)中采用了自頂向下的層次化、模塊化的設(shè)計(jì)思想，將整個(gè)濾波器劃分為多個(gè)模塊，利用VHDL語言的描述方法進(jìn)行了各個(gè)功能模塊的設(shè)計(jì)，最終完成了FIR數(shù)字濾波器的系統(tǒng)設(shè)計(jì)。數(shù)字濾波器能滿足濾波器對(duì)幅度和相位特性的嚴(yán)格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。分布式算法在完成乘累加功能時(shí)是通過將各輸入數(shù)據(jù)每一對(duì)應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)行相加形成相應(yīng)的部分積，然后再對(duì)各個(gè)部分積累加產(chǎn)生最終結(jié)果，而傳統(tǒng)算法是等到所有乘積已經(jīng)產(chǎn)生之后再來相加來完成乘累加運(yùn)算的。分布式算法可以很好地在 FPGA(Field Programmable Gate Array)中實(shí)現(xiàn)，然而卻不能有效的在 DSP處理器中實(shí)現(xiàn)，所以采用 FPGA使用分布式算法實(shí)現(xiàn) FIR數(shù)字濾波器有著很好的發(fā)展前景。 數(shù)字濾波器簡介一個(gè)簡單的數(shù)字濾波系統(tǒng)如圖 21所示。x ( n ) 1?z1?z11?zh ( 1 ) h ( 2 )h ( N / 2 )y ( n )圖 23 直接型的改進(jìn)由于 關(guān)于 對(duì)稱，我們可以將經(jīng)過延時(shí)環(huán)節(jié)的位置關(guān)于)(nh/)(??N對(duì)稱的數(shù)據(jù)預(yù)先相加，然后可以再乘以相應(yīng)的濾波器系數(shù)進(jìn)行累加得到2/1(?N最終的輸出結(jié)果。窗函數(shù)的選擇原則是:(1)具有較低的旁瓣幅度，尤其是第一旁瓣幅度。)()(k頻率響應(yīng)函數(shù) 在各采樣點(diǎn)上等于 ，而采樣點(diǎn)之間的值 是jwe)(kHd )(jweH由各采樣值之間的內(nèi)插函數(shù)疊加形成，因而有一定的逼近誤差，誤差的大小取決于理想頻率響應(yīng)的曲線形狀。],0[pw],[?s )(we帕克斯麥克萊倫采用基于交替定理的雷米茲交替算法，通過逐次迭代逼近的運(yùn)算求得濾波器的系數(shù)向量 ，從而實(shí)現(xiàn)等波紋最佳逼近法。使用 FPGA器件減少了實(shí)現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊點(diǎn)數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。也就是說預(yù)先編程 個(gè)字的一個(gè) LUT，以接受一個(gè) N位輸入向量])[,(xncfb N2，輸出為 。整個(gè)設(shè)計(jì)的層次結(jié)構(gòu)如圖 44所示：圖 44 FIR濾波器的結(jié)構(gòu)框圖各模塊實(shí)現(xiàn)的功能：各模塊實(shí)現(xiàn)的功能：（1）輸入模塊，輸入模塊是完成對(duì)輸入信號(hào)的處理，為后續(xù)電路做準(zhǔn)備。輸入信號(hào) 50MHz buma : out std_logic_vector(7 downto 0)補(bǔ)碼輸出 )。(not X_in(1))amp。輸入時(shí)鐘 a0,a1,a2,a3,a4,a5,a6,a7: buffer std_logic_vector(7 downto 0)。a5=a4。輸入寄存器clk :in std_logic。a11)。then下面產(chǎn)生的 8位位矢量將作為 LUT的地址y0=b7(0)amp。y2=b7(2)amp。y4=b7(4)amp。y6=b7(6)amp。y8=b7(8)amp。package FIR_ROM1 isfunction LUT1(y: in std_logic_vector(3 downto 0))return std_logic_vector。when 1101=m:=x025。entity firrom isport(ADD0,ADD1,ADD2,ADD3,ADD4:in std_logic_vector(7 downto 0)。m44=LUT1(ADD4(3 downto 0))。m1)+(m11(11)amp。m66)。entity ADD is port(m0,m1,m2,m3,m4,m5,m6,m7,m8: in std_logic_vector(12 downto 0)。m1(12)amp。n3=(m8(12)amp。n2(14)amp。m0(12)amp。（6）鎖存輸出模塊DA算法的輸出值是多位二進(jìn)制的結(jié)果，本文設(shè)計(jì)運(yùn)算結(jié)果是24位，根據(jù)要求輸出是8位，鎖存模塊將輸出結(jié)果進(jìn)行去舍，以滿足設(shè)計(jì)要求。仿真及結(jié)果分析：仿真1：設(shè)計(jì)一個(gè)輸入信號(hào)，其幅值為5的50kHz正弦波，以1MHz的采樣頻率對(duì)其采樣，每個(gè)周期得到20個(gè)以上的采樣點(diǎn)，經(jīng)過A/D采樣量化之后的序列為：128 166 200 228 247 255 251 237 213 181 144 106 70 39 16 3 2 12 32 61 96。 部分芯片簡介（1）FPGA 芯片本設(shè)計(jì)采用的 FPGA芯片是 ALTERA公司出品的 EP2C5T144C8。 測(cè)試波形及現(xiàn)場(chǎng)照片測(cè)試波形如圖 420到 421所示，圖 422為現(xiàn)場(chǎng)測(cè)試照片圖 419 50Hz+500KHz濾波效果 縮小示波器時(shí)間分度觀察圖 420 100Hz+500KHz濾波效果 縮小示波器時(shí)間分度觀察圖 422 現(xiàn)場(chǎng)測(cè)試照片 數(shù)據(jù)誤差分析FIR數(shù)字濾波器的濾波系數(shù)，輸入輸出序列值和運(yùn)算過程中的中間結(jié)果，都是用有限字長的二進(jìn)制表示。參考文獻(xiàn)[1] 林懷蔚，費(fèi)旻，邢瑋。 的存在降低了輸出端的信噪比。時(shí)序如圖 415所示圖 415 AD9280時(shí)序圖根據(jù)圖 416 的配置，我們將 AD 電壓輸入范圍設(shè)置為： 0V~2V圖 416 內(nèi)部參考，2Vp~p在信號(hào)進(jìn)入AD芯片之前，我們用一片AD8056芯片構(gòu)建了衰減電路，接口的輸入范圍是5V~+5V(10Vpp)。此圖表明，仿真結(jié)果正確，50kHz正弦波通過了FIR濾波器。S2：根據(jù)地址碼對(duì)應(yīng)LUT函數(shù)值；S2狀態(tài)在查找表模塊完成的。m0(12)amp。p0(17)amp。m7)。)+(m3(12)amp。中間結(jié)果寄存器signal q: std_logic_vector(22 downto 0)。m88)。m3)+(m33(11)amp。m77=LUT1(ADD7(3 downto 0))。signal m00,m11,m22,m33,m44,m55,m66,m77,m88: std_logic_vector(11 downto 0)。end LUT1。when 0011=m:=x002。b1(8)amp。b1(6)amp。b1(4)amp。b1(2)amp。b1(0)amp。a13)。a8)。end if。 then a15=a14。end process。event and clk=39。它主要由控制器單元和計(jì)數(shù)器單元組成。例如變3 的編碼是 。同時(shí)，使用 FPGA器件后實(shí)現(xiàn)系統(tǒng)所需要的電路級(jí)數(shù)又少，因而整個(gè)系統(tǒng)的工作速度會(huì)得到提高。頻率采樣設(shè)計(jì)法可以設(shè)計(jì)某些特殊濾波器，且其設(shè)計(jì)過程簡單，但阻帶衰減明顯，若適當(dāng)選取過渡帶樣點(diǎn)值，會(huì)取得較窗函數(shù)設(shè)計(jì)法略好的衰耗特性。B?C. 構(gòu)造希望逼近的頻率響應(yīng)函數(shù) ，一般 為具有理想頻率特性，)(jwdeH)(jwde并滿足線性相位的要求。在保證主瓣寬度達(dá)到一定要求的條件下，適當(dāng)犧牲主瓣寬度來換取旁瓣波動(dòng)的減少。下面將分別討論一下這三種方法的設(shè)計(jì)原理，然后給出設(shè)計(jì)步驟，最后在比較一下這三種方法的優(yōu)缺點(diǎn)。與 IIR濾波器不同，F(xiàn)IR 濾波器可以把相位特性設(shè)計(jì)成線性。 本論文的研究內(nèi)容及主要工作本論文重點(diǎn)研究的是 FIR低通數(shù)字濾波器的研究與設(shè)計(jì)，具體內(nèi)容分為五節(jié)：第一節(jié)引言主要介紹了本課題的來源及研究意義、國內(nèi)外現(xiàn)狀。國內(nèi)外的研究機(jī)構(gòu)、公司已經(jīng)推出了不同語一言的信號(hào)濾波處理軟件包。由于數(shù)字系統(tǒng)可以對(duì)延時(shí)器加以利用，因此若在數(shù)字濾波器中引入一定程序的非因果性，就可獲得比傳統(tǒng)的因果濾波器更靈活強(qiáng)大的特性。VHDL。FPGA。在這些濾波器中，線性時(shí)不變的數(shù)字濾波器是最基本的類型。利用計(jì)算機(jī)的存儲(chǔ)器、運(yùn)算器和控制器把濾波所要完成的運(yùn)算編成程序通過計(jì)算機(jī)來執(zhí)行，軟件可由使用者自己編寫，也可以使用現(xiàn)成的。所以如何減小查找表的規(guī)模成為尚待解決的問題。y ( n )x ( t ) x ( n )A / DH ( Z )圖 21 數(shù)字濾波系統(tǒng)IIR濾波器主要是基于對(duì)模擬濾波器如巴特沃斯濾波器、橢圓濾波器等的幅頻響應(yīng)進(jìn)行逼近，而其相頻響應(yīng)是非線性的。 FIR數(shù)字濾波器設(shè)計(jì)方法FIR數(shù)字濾波器的設(shè)計(jì)方法主要有三種：時(shí)窗函數(shù)法、頻率采樣法和等波紋設(shè)計(jì)法 [6]。因此，實(shí)際選用的窗函數(shù)往往是它們的折中。s?B. 根據(jù)過渡帶寬度 的要求，估算濾波器的長度。 比較以上三種濾波器的設(shè)計(jì)方法，在同樣的階數(shù)下，等波紋切比雪夫逼近法可以獲得最佳的頻率特性和衰耗特性，具有通帶和阻帶平坦，過渡帶窄等優(yōu)點(diǎn)。（5）工作速度快FPGA/CPLD器件的工作速度快，一般可以達(dá)到幾百兆赫茲，遠(yuǎn)遠(yuǎn)大于 DPS器件。在補(bǔ)碼中，最高位有效位用來區(qū)別正數(shù)和負(fù)數(shù)。（4）控制模塊，控制模塊產(chǎn)生其他模塊的控制信號(hào)，實(shí)現(xiàn)對(duì)輸入模塊、移位寄存器模塊、查找表模塊，鎖存模塊的控制，使各模塊按照一定的時(shí)序依次執(zhí)行各自的功能，從而完成濾波。a:process(clk)beginif clk39。end if。139。a0=X_in。a0)+(a8(0)amp。a5)+(a13(0)amp。b2(0)amp。b2(2)amp。b2(4)amp。b2(6)amp。b2(8)amp。when 0010=m:=xff9。return m。architecture arc of firrom issignal m0,m1,m2,m3,m4,m5,m6,m7,m8: std_logic_vector(11 downto 0)。m7=LUT2(ADD7(7 downto 4))。f3=(m3(11)amp。m8)+(m88(11)amp。中間結(jié)果寄存器signal p0,p1: std_logic_vector(17 downto 0)。039。m7(12)amp。0000)+(p0(17)amp。m0(12)amp。圖 47 FIR濾波器的頂層設(shè)計(jì)文件FIR濾波器的工作過程說明如下：完成一次卷積運(yùn)算需要7個(gè)工作狀態(tài)，系統(tǒng)狀態(tài)圖如下：S 9 S 1