【正文】 因此實際上。][)(TFeHjw?表 22 六種窗函數(shù)參數(shù)表的比較窗譜性能指標 加窗后濾波器性能指標窗函數(shù)旁瓣峰值/db主瓣寬度/（ ）N2?過濾寬度 w?/ )2(N?阻帶最小衰減/db矩形窗 13 2 21巴特列特 25 4 25漢寧窗 31 4 44海明窗 41 4 53布拉克曼窗 57 6 74凱澤窗 57 5 80 頻率采樣法頻率采樣法是一種基于頻率域抽樣來逼近所要設計的 FIR濾波器的頻率特性的一種方法。此外過渡帶的帶寬與采樣點數(shù) m之間的關系為： （29）NB/)1(2????表 23 過渡帶采樣點數(shù)與阻帶最小衰減的關系m1 2 3 4dBs/?20 4454 6575 8595綜上，頻率采樣法的設計步驟為：A. 根據(jù)阻帶最小衰減 ，確定過渡帶的樣點數(shù) m。一般地，)(wW在要求逼近精度高的頻帶， 取值大，而要求逼近誤差精度低的頻帶，取值小。其核心是從給定的頻率特性，通過加窗確定有限長單位取樣響應 h(n)；頻率采樣法設計的基本思想是把給出的理想頻率響應進行取樣，通過 IDFT 從頻譜樣點直接求得有限脈沖響應；等波紋切比雪夫逼近法則是利用 MATLAB 提供的 remez 函數(shù)實現(xiàn) Remez 算法，設計濾波器逼近理想頻率響應?？删幊踢壿嬓酒瑑鹊慕M件門數(shù)高，一片 FPGA可代替幾片、幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。因此，使用 FPGA器件可大大縮短系統(tǒng)的設計周期，加快產品投放市場的速度，提高產品的競爭能力。 分布式算法 分布式算法基礎分布式算法（Distributed Arithmetic，DA）是一項重要的 FPGA技術，它廣泛地應用在計算積之和之中。]0[x][10Bx????][0?Nx][1?xB?TUL+ / 寄存器算法表累加器Y12??B???t0加減移位寄存器圖 32 移位加法器 DA體系結構 有符號的 DA系統(tǒng)下面我們要討論的是如何修復式（31）使之能夠處理有符號補碼。選擇所需要的參數(shù)指標，就會生成 FIR低通數(shù)字濾波器的特性曲線以及重要的幅度相位波形圖，如圖 4圖 43所示，驗證了其技術指標。（3）樹樁移位加法器模塊，將 LUT的輸出值做樹狀移位加法運算。use 。中間信號beginb=X_in(7)。(not X_in(5))amp。end if 。移位寄存器模塊的 VHDL代碼如下所示：library ieee。event and clk=39。a9=a8。a1=a0。use 。begin b0=(a0(0)amp。a2)+(a10(0)amp。b5=(a5(0)amp。a15)。b3(0)amp。b3(1)amp。b3(2)amp。b3(3)amp。b3(4)amp。b3(5)amp。b3(6)amp。b3(7)amp。b3(8)amp。加法模塊實現(xiàn)高 4位 LUT與低 4位 LUT輸出值相加后得出 8位地址碼的輸出值。when 0001=m:=x009。when 1001=m:=x045。end case。use 。end firrom。m22=LUT1(ADD2(3 downto 0))。m66=LUT1(ADD6(3 downto 0))。thenf0=(m0(11)amp。m22)。m5)+(m55(11)amp。f8=(m8(11)amp。具體如下：library ieee。architecture arc of ADD issignal n0,n1,n2,n3: std_logic_vector(14 downto 0)。m2amp。39。039。)+(m7(12)amp。n0)。p1amp。39。m0(12)amp。y=q1(20 downto 13)。圖46 一種仿真結果 FIR濾波器的頂層設計圖47為FIR濾波器的頂層設計圖。如本文設計的FIR濾波器的卷積運算是分成7個時鐘脈沖的，系統(tǒng)在進行本次卷積運算的第3個時鐘脈沖的運算同時，也在進行下一個卷積運算的第2個時鐘脈沖的運算。誤差主要來源是：系數(shù)量化的量化誤差；計算結果的取舍誤差等。將QuartusII仿真結果經(jīng)Matlab中還原成波形，如圖412；QuartusII輸入50kHz方波X_in和通過FIR濾波器后的輸出波形y比較如圖413所示。具有在線編程調試功能。幅度調節(jié)，使用的是5K的電位器，最終的輸出范圍是5V~5V（10Vpp）。這種誤差主要包括三個方面：（1）A/D 轉換器的量化誤差A/D轉換器用于將模擬信號轉換為一定位寬的數(shù)字信號。例如，在本次設計中，預相加模塊的輸入數(shù)據(jù)為 8位，為保證結果正確性，需要先擴展一位符號位，然后再相加，得到 9位的結果，而我們需要的是 8位字長的結果，所以需要截取高 8位，也就是將預相加模塊的輸出結果縮小 2倍，使得數(shù)據(jù)精度隨之減小。合肥：中國科技大學出版社，20。系數(shù)量化誤差和 FIR濾波器的結構及儲存系數(shù)的寄存器的長度有關。這樣，不論是選用串行DA算法還是并行DA算法，都要求更大的硬件資源，如果對運算速度還有限制的話，則串行DA算法不能滿足要求。芯片時序圖如圖417所示圖 417 AD9708時序圖AD9708芯片差分輸出以后，為了防止噪聲干擾，電路中接入了7階巴特沃斯低通濾波器，帶寬為40MHz。Cyclone II FPGA的成本比第一代 Cyclone器件低 30%，邏輯容量大了三倍多，可滿足低成本大批量應用需求 [13]。表44結果的比較，有一定的誤差，但不是很大。用Matlab卷積計算并和QuartusII的仿真結果比較，如表43所示。所謂流水線技術是針對連續(xù)輸入數(shù)據(jù)流的系統(tǒng)而言的。如果一種仿真時輸出如圖46所示的波形，可知y2[23 downto 16]的位置上都不存在數(shù)據(jù)。end if。m0(12)amp。p0)。n2)。n0(14)amp。39。m6amp。n1=(m4(12)amp。139。輸入時鐘 10MHzy: out std_logic_vector(23 downto 0)數(shù)據(jù)輸出)。（5）樹狀移位加法器模塊樹狀移位加法模塊，通過一個樹狀的移位加法，最后實現(xiàn)卷積運算。m7)+(m77(11)amp。m44)。f2=(m2(11)amp。event and clk=39。m55=LUT1(ADD5(3 downto 0))。m11=LUT1(ADD1(3 downto 0))。clk: in std_logic。use 。when 1111=m:=x01e。when 0111=m:=xfe2。package body FIR_ROM1 isfunction LUT1(y: in std_logic_vector(3 downto 0))return std_logic_vector isvariable m: std_logic_vector(11 downto 0)。end arc。b5(8)amp。b5(7)amp。b5(6)amp。b5(5)amp。b5(4)amp。b5(3)amp。b5(2)amp。b5(1)amp。b5(0)amp。b7=(a7(0)amp。a4)+(a12(0)amp。a9)。地址輸出end Address。加法與地址碼形成模塊具體程序如下：library ieee。a3=a2。a11=a10。end delay。移位寄存器模塊實現(xiàn)對并行輸入信號的延遲輸出，其寄存器的個數(shù)由 FIR濾波器的階數(shù)決定。139。 thentemp=(X_in(7)amp。architecture arc of signed_buma issignal temp:std_logic_vector(7 downto 0)。本設計產生的分頻模塊圖標如圖 45（b）所示。 （2）查找表模塊，查找表模塊的功能是對輸入模塊產生的地址碼對應成輸出值。 基于 Matlab 的 FIR 數(shù)字低通濾波器抽頭系數(shù)的提取 濾波器的設計指標采樣頻率：10MHz截止頻率：100KHz類型：低通階數(shù)：Kaiser 窗函數(shù) 16 階系數(shù) Beta= 濾波器的具體設計方法啟動 Matlab設計軟件后，依次打開 start→Toolboxes→Filter Design→Filter Design amp。利用如圖 32所示的移位加法器就能夠有效地實現(xiàn)累加。期縮短，使系統(tǒng)的研制開發(fā)費用降低；其次，F(xiàn)PGA器件可使印刷線路板面積和需要的插件減少，從而使系統(tǒng)的制造費用降低；再次，使用 FPGA器件能使系統(tǒng)的可靠性提高，維修工作量減少，進而使系統(tǒng)的維修服務費用降低。FPGA 器件集成度高，使用時印刷線路板電路布局布線簡單。而且修改邏輯可在系統(tǒng)設計和使用過程的任一階段中進行，并且只須通過對所用的 FPGA器件進行重新編程即可完成，給系統(tǒng)設計提供了很大的靈活性。s?（2）采用雷米茲交替算法，獲得所設計的濾波器的單位脈沖響應 。最大誤差最小化能使幅度誤差在整個逼近頻段上均勻分布，即所設計的 FIR數(shù)字濾波器的幅度特性在通帶和阻帶范圍內是等波紋的，且可以分別獨立控制通帶和阻帶的波紋幅度，并且在濾波器長度給定的情況下，加權的幅度波紋誤差最小。因此，可以在理想頻率下響應特性的通帶與阻帶之間設置過渡帶，從而減小逼近誤差。最后，總結一下利用窗函數(shù)設計 FIR數(shù)字濾波器的步驟：（1）給定所要求的頻率響應函數(shù) ；)(jwdeH（2）求 ；][)(jddIDTFnh?（3）有過濾帶寬及阻帶最小衰減的要求，利用下表選定窗 的形狀及 N 的大小，一)(nw般 N 要通過幾次試探而最后確定。(3)主瓣的寬度要窄，以獲得較陡的過渡帶。這種方法就好d比在時域打開一個窗口一樣，因而稱為窗函數(shù)法。/（2）級聯(lián)型結構對式（22）進行因式分解，并將零點共軛的因式放在一起，這樣產生了若干個一階子式和二階子式，將一階子式看作二階子式的一個特例，則系統(tǒng)函數(shù)可以表示為：)(zH （2????Ll zahzH121)()0(3）FIR數(shù)字濾波器的級聯(lián)型結構如圖 24所示。本文主要討論前兩種結構。然后 x(n)通過數(shù)字濾波系統(tǒng)H(z)，即得到數(shù)字濾波器的輸出 y(n)。然后基于 FPGA分模塊對其進行研究設計，并進行綜合系統(tǒng)仿真和驗證。FPGA 和 DSP技術的結合能夠更進一步提高集成度、加快速度和擴展系統(tǒng)功能。這些特點都非常適合數(shù)字信號處理中的濾波器設計的有效實現(xiàn)，并且它速度快，成本低，在過去的 20多年的時間里，軟件可編程的 DPS器件幾乎統(tǒng)治了商用數(shù)字信號處理硬件的市場。相對于前兩種方法，DA 算法既可以全并行實現(xiàn)，又可以全串行實現(xiàn)，還可以串并行結合實現(xiàn)，可以在硬件規(guī)模和濾波器速度之間作適當?shù)恼壑?，是現(xiàn)在被研究的主要方法。如果濾波器的長度增加，乘法器位數(shù)也將變大，硬件規(guī)模將變得十分龐大。數(shù)字濾波器在語音信號處理、圖像信號處理、醫(yī)學生物信號處理以及其他應用領域都得到了廣泛應用。濾波技術對信號安全可靠和有效靈活的傳遞至關重要 [1]。仿真結果表明，本論文所設計的FIR濾波器硬件模較小，采樣率達到了10MHz。文章采用CycloneII系列器件實現(xiàn)一個16階的FIR低通濾波器的設計實例，用QuartusII軟件進行了仿真，并用Matlab對仿真結果進行了分析，證明所設計的FIR濾波器功能正確。無論是信號的獲取、傳輸，還是信號的處理、轉換都離不開濾波技術。隨著集成電路技術的發(fā)展，數(shù)字濾波器性能不斷提高而成本卻不斷降低。并行乘法雖然速度快，同時占用的硬件資源極大。就小位寬來說，AD 算法設計的 FIR濾波器的速度可以顯著的超過基于 MAC的設計。它主要數(shù)字運算單元是一個乘累加器(Multiplyaccumulator MAC)，能夠在一個機器周期內完成一次乘累加運算，配有適合于信號處理的指令，具備獨特的循環(huán)尋址和倒序尋址能力。采用現(xiàn)場可編程門陣列 FPGA來實現(xiàn) FIR數(shù)字濾波器，既兼顧 ASIC器件(固定功能 DSP專用芯片)的實時性、又具有 DSP處理器的靈活性。第四節(jié)首先利用 Matlab制定設計指標，提取 16階 FIR低通數(shù)字濾波器的抽頭數(shù)并進行量化。圖中，x(t)為模擬信號，經(jīng)過 A/D轉換器后變?yōu)橐粋€有著先后順序的數(shù)字序列 x(n)。 FIR數(shù)字濾波器的結構由于 FIR數(shù)字濾波器實現(xiàn)算法的不同，我們可以把 FIR濾波器的結構劃分為直接型、級聯(lián)型、頻率采樣型和快速卷積型四種基本形式。這樣，每產生一個輸出，經(jīng)過 次乘法， 次加法，比原2/N1?來減少 次乘法。為了能夠得到一個可實現(xiàn)的系統(tǒng)，可以將截取一部分，并順序右移，使之成為一個因果的有限長序列。(2)旁瓣幅度下降速度要快，以利增加阻帶衰減。一般阻帶最小衰減達到 40dB以上，則通帶最大衰減就小于 。采樣點之間的理想頻率特性變化越陡，則內插值與理想值之間的誤差就越大，因而在理想頻率響應特性的不連續(xù)點附近，就會產生肩峰和波紋；反之，理想頻率響應特性變化越平緩，則內插值越接近理想值，逼近誤差小。k)(nh 等波紋最佳逼近法等波紋最佳逼近法是基于最大誤差最小化的設計原則。 一般情況下，估)(nh計濾波器長度 N的凱塞經(jīng)驗公式為： (214)1)2/(?????psw綜上，用等波紋最佳逼近法設計 FIR數(shù)字濾波器的步驟為：（1）根據(jù)濾波器的設計指標要求：邊界頻率、通帶最大衰減 、阻帶最小衰p?減 等，估計濾波器的長度，并確定幅度誤差加權函數(shù)。