【正文】 ,a6,a7: in std_logic_vector(7 downto 0)。地址輸出end Address。a8)。a9)。b3=(a3(0)amp。a4)+(a12(0)amp。a13)。b7=(a7(0)amp。event and clk=39。b5(0)amp。b1(0)amp。b5(1)amp。b1(1)amp。b5(2)amp。b1(2)amp。b5(3)amp。b1(3)amp。b5(4)amp。b1(4)amp。b5(5)amp。b1(5)amp。b5(6)amp。b1(6)amp。b5(7)amp。b1(7)amp。b5(8)amp。b1(8)amp。end arc。library ieee。package body FIR_ROM1 isfunction LUT1(y: in std_logic_vector(3 downto 0))return std_logic_vector isvariable m: std_logic_vector(11 downto 0)。when 0011=m:=x002。when 0111=m:=xfe2。when 1011=m:=x03e。when 1111=m:=x01e。end LUT1。use 。use 。clk: in std_logic。signal m00,m11,m22,m33,m44,m55,m66,m77,m88: std_logic_vector(11 downto 0)。m11=LUT1(ADD1(3 downto 0))。m33=LUT1(ADD3(3 downto 0))。m55=LUT1(ADD5(3 downto 0))。m77=LUT1(ADD7(3 downto 0))。event and clk=39。m00)。f2=(m2(11)amp。m3)+(m33(11)amp。m44)。f6=(m6(11)amp。m7)+(m77(11)amp。m88)。（5）樹狀移位加法器模塊樹狀移位加法模塊，通過一個樹狀的移位加法，最后實現(xiàn)卷積運算。use 。輸入時鐘 10MHzy: out std_logic_vector(23 downto 0)數(shù)據(jù)輸出)。中間結(jié)果寄存器signal q: std_logic_vector(22 downto 0)。139。039。n1=(m4(12)amp。)+(m3(12)amp。m6amp。m5(12)amp。39。m7)。n0(14)amp。n3amp。n2)。p0(17)amp。p0)。+(m0(12)amp。m0(12)amp。m0(12)amp。end if。end arc。如果一種仿真時輸出如圖46所示的波形，可知y2[23 downto 16]的位置上都不存在數(shù)據(jù)。S2：根據(jù)地址碼對應(yīng)LUT函數(shù)值；S2狀態(tài)在查找表模塊完成的。所謂流水線技術(shù)是針對連續(xù)輸入數(shù)據(jù)流的系統(tǒng)而言的。 FIR濾波器的系統(tǒng)仿真驗證程序編譯通過之后的時序仿真對 FPGA設(shè)計是十分重要的，仿真可以通過QuartusII軟件集成的 Simulator Tool完成。用Matlab卷積計算并和QuartusII的仿真結(jié)果比較，如表43所示。此圖表明，仿真結(jié)果正確，50kHz正弦波通過了FIR濾波器。表44結(jié)果的比較，有一定的誤差，但不是很大。圖411 輸入50kHz方波序列X_in通過FIR濾波器的QuartusII仿真輸出y序列 圖 412 Matlab輸入 50kHz方波序列 X_in和通過 FIR濾波器后的輸出序列 y比較圖 圖 413 QuartusII輸入 50kHz方波序列 X_in和通過 FIR濾波器后的輸出序列 y比較圖表 44 輸入 50kHz方波序列 x(n)的 Matlab卷積計算結(jié)果與 QuartusII的仿真結(jié)果比較序號 輸入 x（n） Matlab計算結(jié)果 QuartusII計算結(jié)果0 22 3 21 22 11 112 22 19 193 22 23 234 22 23 235 22 24 226 22 21 217 22 12 128 22 12 129 22 46 4510 204 113 11311 204 180 18012 204 214 21313 204 214 21314 204 204 20415 204 199 20116 204 204 20317 204 214 21318 204 214 21319 204 180 180... ... ... ... 系統(tǒng)硬件 系統(tǒng)框圖 模擬信號A / D轉(zhuǎn)換F P G AD / A轉(zhuǎn)換模擬信號J T A G圖 414 系統(tǒng)框圖系統(tǒng)硬件框圖如圖 414所示。Cyclone II FPGA的成本比第一代 Cyclone器件低 30%，邏輯容量大了三倍多，可滿足低成本大批量應(yīng)用需求 [13]。時序如圖 415所示圖 415 AD9280時序圖根據(jù)圖 416 的配置，我們將 AD 電壓輸入范圍設(shè)置為： 0V~2V圖 416 內(nèi)部參考，2Vp~p在信號進入AD芯片之前，我們用一片AD8056芯片構(gòu)建了衰減電路，接口的輸入范圍是5V~+5V(10Vpp)。芯片時序圖如圖417所示圖 417 AD9708時序圖AD9708芯片差分輸出以后，為了防止噪聲干擾，電路中接入了7階巴特沃斯低通濾波器，帶寬為40MHz。值得注意的是，電路中D/A輸出端接了一個5K電位器做調(diào)幅，由于電位器的精度不是很高，可能會導(dǎo)致最終的輸出信號的峰峰值達不到10Vpp，出現(xiàn)波形削頂。這樣，不論是選用串行DA算法還是并行DA算法，都要求更大的硬件資源，如果對運算速度還有限制的話，則串行DA算法不能滿足要求。 的存在降低了輸出端的信噪比。系數(shù)量化誤差和 FIR濾波器的結(jié)構(gòu)及儲存系數(shù)的寄存器的長度有關(guān)。結(jié) 論在介紹 FIR濾波器的基本理論的基礎(chǔ)上，本設(shè)計利用 Matlab設(shè)計工具設(shè)計出了 16階 FIR低通濾波器，達到了預(yù)期的性能。合肥：中國科技大學(xué)出版社，20。參考文獻[1] 林懷蔚，費旻，邢瑋。例如，在本次設(shè)計中，預(yù)相加模塊的輸入數(shù)據(jù)為 8位，為保證結(jié)果正確性，需要先擴展一位符號位，然后再相加，得到 9位的結(jié)果，而我們需要的是 8位字長的結(jié)果，所以需要截取高 8位，也就是將預(yù)相加模塊的輸出結(jié)果縮小 2倍，使得數(shù)據(jù)精度隨之減小。（2）系數(shù)量化偏差FIR濾波器在實際實現(xiàn)時，要對所有的濾波器系數(shù)進行量化以有限長的二進制碼表示。這種誤差主要包括三個方面：（1）A/D 轉(zhuǎn)換器的量化誤差A(yù)/D轉(zhuǎn)換器用于將模擬信號轉(zhuǎn)換為一定位寬的數(shù)字信號。 測試波形及現(xiàn)場照片測試波形如圖 420到 421所示，圖 422為現(xiàn)場測試照片圖 419 50Hz+500KHz濾波效果 縮小示波器時間分度觀察圖 420 100Hz+500KHz濾波效果 縮小示波器時間分度觀察圖 422 現(xiàn)場測試照片 數(shù)據(jù)誤差分析FIR數(shù)字濾波器的濾波系數(shù)，輸入輸出序列值和運算過程中的中間結(jié)果，都是用有限字長的二進制表示。幅度調(diào)節(jié)，使用的是5K的電位器，最終的輸出范圍是5V~5V（10Vpp）。轉(zhuǎn)換公式如下： 15ADINV=+當(dāng)輸入信號 =5(V)的時候，輸入到AD的信號 =2(V)； I ADV當(dāng)輸入信號 =5(V)的時候，輸入到 AD的信號 =0(V)；（3）D/A 轉(zhuǎn)換芯片我們使用的高速DA芯片是AD公司推出的AD9708。具有在線編程調(diào)試功能。 部分芯片簡介（1）FPGA 芯片本設(shè)計采用的 FPGA芯片是 ALTERA公司出品的 EP2C5T144C8。將QuartusII仿真結(jié)果經(jīng)Matlab中還原成波形，如圖412；QuartusII輸入50kHz方波X_in和通過FIR濾波器后的輸出波形y比較如圖413所示。QuartusII仿真波形如圖511所示，可以看出，在7個clkin脈沖后，得到濾波結(jié)果，且是流水線的輸出方式。誤差主要來源是：系數(shù)量化的量化誤差；計算結(jié)果的取舍誤差等。仿真及結(jié)果分析：仿真1：設(shè)計一個輸入信號，其幅值為5的50kHz正弦波，以1MHz的采樣頻率對其采樣，每個周期得到20個以上的采樣點，經(jīng)過A/D采樣量化之后的序列為：128 166 200 228 247 255 251 237 213 181 144 106 70 39 16 3 2 12 32 61 96。如本文設(shè)計的FIR濾波器的卷積運算是分成7個時鐘脈沖的，系統(tǒng)在進行本次卷積運算的第3個時鐘脈沖的運算同時，也在進行下一個卷積運算的第2個時鐘脈沖的運算?？紤]到硬件條件的限制，我們的D/A轉(zhuǎn)換器只有8位，所以還要添加鎖存模塊，取舍卷積結(jié)果，達到設(shè)計要求的精度位數(shù)輸出。圖46 一種仿真結(jié)果 FIR濾波器的頂層設(shè)計圖47為FIR濾波器的頂層設(shè)計圖。（6）鎖存輸出模塊DA算法的輸出值是多位二進制的結(jié)果，本文設(shè)計運算結(jié)果是24位，根據(jù)要求輸出是8位，鎖存模塊將輸出結(jié)果進行去舍，以滿足設(shè)計要求。y=q1(20 downto 13)。m0(12)amp。m0(12)amp。m0(12)amp。39。p0(17)amp。p1amp。n2(14)amp。n0)。n1amp。)+(m7(12)amp。n3=(m8(12)amp。039。m3)。39。m1(12)amp。m2amp。中間結(jié)果寄存器begin process(clk)累加進程beginif clk39。architecture arc of ADD issignal n0,n1,n2,n3: std_logic_vector(14 downto 0)。entity ADD is port(m0,m1,m2,m3,m4,m5,m6,m7,m8: in std_logic_vector(12 downto 0)。具體如下：library ieee。end process。f8=(m8(11)amp。m66)。m5)+(m55(11)amp。f4=(m4(11)amp。m22)。m1)+(m11(11)amp。thenf0=(m0(11)amp。m88=LUT1BU(ADD8(3 downto 0))。m66=LUT1(ADD6(3 downto 0))。m44=LUT1(ADD4(3 downto 0))。m22=LUT1(ADD2(3 downto 0))。m00=LUT1(ADD0(3 downto 0))。end firrom。entity firrom isport(ADD0,ADD1,ADD2,ADD3,ADD4:in std_logic_vector(7 downto 0)。use 。高四位和低四位 LUT輸出數(shù)據(jù)要拼在一起，具體程序如下：library ieee。end case。when 1101=m:=x025。when 1001=m:=x045。when 0101=m:=xfe9。when 0001=m:=x009。package FIR_ROM1 isfunction LUT1(y: in std_logic_vector(3 downto 0))return std_logic_vector。加法模塊實現(xiàn)高 4位 LUT與低 4位 LUT輸出值相加后得出 8位地址碼的輸出值。end if。b3(8)amp。y8=b7(8)amp。b3(7)amp。y7=b7(7)amp。b3(6)amp。y6=b7(6)amp。b3(5)amp。y5=b7(5)amp。b3(4)amp。y4=b7(4)amp。b3(3)amp。y3=b7(3)amp。b3(2)amp。y2=b7(2)amp。b3(1)amp。y1=b7(1)amp。b3(0)amp。then下面產(chǎn)生的 8位位矢量將作為 LUT的地址y0=b7(0)amp。a15)。a6)+(a14(0)amp。b5=(a5(0)amp。a11)。a2)+(a10(0)amp。amp。begin b0=(a0(0)amp。輸入寄存器clk :in std_logic。use 。end one。a1=a0。a5=a4。a9=a8。a13=a12。event and clk=39。輸入時鐘 a0,a1,a2,a3,a4,a5,a6,a7: buffer std_logic_vector(7 downto 0)。移位寄存器模塊的 VHDL代碼如下所示：library ieee。end arc。end if 。(not X_in(1))amp。(not X_in(5))amp。 thenif b=39。中間信號beginb=X_in(7)。輸入信號 50MHz buma : out std_logic_vector(7 downto 0)補碼輸出 )。use 。CycloneII 系列 FPGA提供兩個嵌入式鎖相環(huán)。（3）樹樁移位加法器模塊，將 LUT的輸出值做樹狀移位加法運算。整個設(shè)計的層次結(jié)構(gòu)如圖 44所示：圖 44 FIR濾波器的結(jié)構(gòu)框圖各模塊實現(xiàn)的功能：各模塊實現(xiàn)的功能：（1）輸入模塊，輸入模塊是完成對輸入信號的處理，為后續(xù)電路做準(zhǔn)備。選擇所需要的參數(shù)指標(biāo)，就會生成 FIR低通數(shù)字濾波器的特性曲線以及重要的幅度相位波形圖，如圖 4圖 43所示，驗證了其