【正文】 本文討論了所用到的測試方法并提出了一種比較方法，通過采集數(shù)據(jù)比較工業(yè)技術與 CMOS超低功耗輻射容錯技術。 在兩個有效的線 性能量轉(zhuǎn)移值， MeVcm2/mg 時， CMOS超低功耗輻射容錯 CCSDS無損壓縮芯片 ,SEU截面數(shù)據(jù) [ 7 ]作為一個頻率的函數(shù)。如果SEFI發(fā)生，測試控制器強制重新啟動到開機 /串行裝入程序代碼然后執(zhí)行后的測試功能。 寄存器 這項測試程序裝在中的四（ 0,1,2,3 ）段的通用寄存器或者 0xAA （段0和 2 ）或 0x55 （段 1和 3 ） 。還可以制定和補充額外的測試，而不會影響整體測試設計。 C8051是 ROMless與 MSC 51系列指令系統(tǒng)兼容的。 四 測試裝置 這一試驗的評價使用了三款器件。微控制器是一個這樣的工具，正在深入量化抗輻射固化的改進。 但是，仍然存在一個問題：常規(guī)輻射加固器件有許多和 /或硅片輻射條件測試 ， 加固工藝的驗證需要哪些類型的試驗？ 二 加固工藝檢測設備的考慮 美國的測試技術是要使單個器件通過如 ASTM ， JEDEC的，和 MIL STD – 883等的標準和組織的測試。C at clock speeds up to 25 MHz. They have a second full serial port built in, seven additional interrupts, a watchdog timer, a power fail reset, dual data pointers and variable speed peripheral access. In addition, the core is redesigned so that the machine cycle is shortened for most instructions, resulting in an effective processing ability that is roughly times greater (faster) than the standard 8052 device. None of these features, other than those inherent in the device operation, were utilized in order to maximize the similarity between the Dallas and Intel test codes. The CULPRiT technology device is a version of the MSC51 family patible C8051 HDL core licensed from the Ultra Low Power (ULP) process foundry. The CULPRiT technology C8051 device is designed to operate at a supply voltage of 500 mV and includes an onchip input/output signal levelshifting interface with conventional higher voltage parts. The CULPRiT C8051 device requires two separate supply voltages。它 是評價兩個 8051工業(yè)用設備單粒子效應緩和技術的一項 設計。例如，如果在電源電壓 的條件下，用測試芯片靜態(tài)地測試 單粒子效應 ，所測得的數(shù)據(jù)在電源電壓 操作頻率 100MHz的條件下是否適用？動態(tài)因素（即非靜態(tài)操作）包括單粒子瞬變（ SETs）的普及效果 。 一臺設備廣泛涉及的技術使得 8051成為技術評價的理想載體這項工作的目標是從 高級微電子研究所 得到 CMOS超低功耗輻射容錯 進程的技術評價 [ 3 ]。C ,時鐘頻率高達 25兆赫。監(jiān)測電源供應來得到閉鎖指示。意外值傳與寄存器信息一起傳送。起初，這個地址的設備是一個以前載有“開機 /串行裝載機”代碼的可擦寫可編程只讀存儲器。 在一個實例中，一個在 非外延 晶圓上制造的 5伏的電路不受 SEL的測試限制的影響。 在這一點上， CMOS超低功耗輻射容錯 SEU理論的解釋是，在一 個有效的線性能量轉(zhuǎn)移 20個值中，能量集中點足夠廣泛，足以（和正確的位置）在組合邏輯流的兩個半部分產(chǎn)生一個 SET。他們是美國航天局電子零部件和包封程序（ NEPP ） ， 美國航天局的飛行計劃，防衛(wèi)威脅降低局（ DTRA ） 。單個粒子刪除是把一個 SET放在邏輯流的兩個半部分上， 邏輯流允許一個 SET產(chǎn)生一個翻轉(zhuǎn)。這個方案已被證明能多次非常有效地使 CMOS 電路完全不受 SEL高達 120 MeVcm2/mg測試限制的影響 。意外值由于堆棧的錯誤或堆棧指針本身和有關的寄存器信息被傳送。 應當指出的是，考慮到所有接收數(shù)據(jù)最高的可靠性，每個試驗中，返回遙測（包括時間標記） 被同時送往測試控制器和遙測內(nèi)存。這個控制器軟件涉 及被測設備的命令，被測設備碼的下載，和被測設備輻射前后搜集來的實時錯誤。 達拉斯半導體器件都很相似因為他們都是 ROMless 8052單片機，但他們加強方式不同。 高級微電子研究所 采用超低功耗，以及布局和建筑固化工藝的設計原則來實現(xiàn)其結果。當然，如果固化的部分工藝依靠一個進程的固有抗輻射硬度，也可以放棄一些測試（如 SEL早先的樣本）。課題包括需要測試的類型和設計覆蓋面（即 他們是否需要驗證 設計庫的 每個應用程序？）。 and, remapped the Test Code residing in the Program Code RAM to locate it to address 0x0000 (the EPROM will no longer be accessible in the DUT Computer39。那么，什么是 HBD器件所獨有的驗證呢？ 由于不采用“常規(guī)”工業(yè)現(xiàn)成（ COTS）裝置或沒有固化的專用集成電路（ ASIC），加固工藝的器件 需要確定如何驗證設計程序庫而不是設備硬度。在自然 空間輻射環(huán)境中，由于這些固化工藝的使用，美國宇航局在航天飛行中系統(tǒng)中使用驗證技術成為必要。其他兩個設備是兩種版本的商業(yè) 8051 ，分別由英特爾公司和美國達拉斯半導體制造。除了 被測設備本身，在被測設備計算機其他組成部分從立即地區(qū)輻射光束被刪除。 所有執(zhí)行的測試程序： ? 外部通用異步接收和發(fā)送裝置（ UART接口），用來傳送錯誤信息和控制器計算機之間的通信。然后通用寄存器段，比較他們的預期值。如果此報告停止，測試控制器知道了，一個 SEFI 發(fā)生。 在線性能量轉(zhuǎn)移，零攔截頻率基本上發(fā)生在零斷面點，這表明從組合邏輯可以獲得所有這些 SEUs被 SETs。除了在線性能量轉(zhuǎn)移最高值時的存儲器的測試，所有翻轉(zhuǎn)粒子橫截面曲線都比工業(yè)設備的低 12個數(shù)量級。 如圖 9所示的另外一個 事實，即每比特內(nèi)存破壞截面 CMOS超低功耗輻射容錯設備和工業(yè)技術大約平等，表明元件本身已對翻轉(zhuǎn)敏感。顯然還有其他的事情。 不論在被測設備計算機的功能性如何，測試控制計算機始終保留了強制重置 /映射功能。 程序計數(shù)器 取不同的偏移地址時，該程序計數(shù)器是用來取常數(shù)的。全部測試程序先駐存在控制器電 腦中，然后通過串行接口加載到被測設備計算機。 C8051設備在電源電壓為 500毫伏運行，高壓部分包括一個片上輸入 /輸出信號電平轉(zhuǎn)換接口。 這包括利用現(xiàn)有的硬件和在微控制器上運行的軟件對所有子處理器進行評價。 三 用 8051 單片機評估加固工藝 由于性能的不斷提高和功耗的不斷降低，微控制器在美國航天局和國防部的系統(tǒng)設計上的應用正越來越多。這通常稱為加固工藝（ HBD） 。 what types of tests are required for HBD validation? II. TESTING HBD DEVICES CONSIDERATIONS Test methodologies in the United States exist to qualify individual devices through standards and anizations such as ASTM, JEDEC, and MILSTD 883. Typically, TID (Co60) and SEE (heavy ion and/or proton) are required for device validation. So what is unique to HBD devices? As opposed to a “regular” mercialofftheshelf (COTS) device or application specific integrated circuit (ASIC) where no hardening has been performed, one needs to determine how validated is the design library as opposed to determining the device hardness. That is, by using test chips, can we “qualify” a future device using the same library? Consider if Vendor A has designed a new HBD library portable to foundries B and C. A test chip is designed, tested, and deemed acceptable. Nine months later a NASA flight project enters the mix by designing a new device using Vendor A’s library. Does this device require plete radiation qualification testing? To answer this, other questions must be asked. How plete was the test chip? Was there sufficient statistical coverage of all library elements to validate each cell? If the new NASA design uses a partially or insufficiently characterized portion of the design library, full testing might be required. Of course, if part of the HBD was relying on inherent radiation hardness of a process, some of the tests (like SEL in the earlier example) may be waived. Other considerations include speed of operation and operating voltage. For example, if the test chip was tested statically for SEE at a power supply voltage of , is the data applicable to a 100 MHz operating frequency at ? Dynamic considerations (., nonstatic operation) include the propagated effects of Single Event Transients (SETs). These can be a greater concern at higher frequencies. The point of the considerations is that the design library must be known, the coverage used during testing is known, the test application must be thoroughly understood and the characteristics of the foundry must be known. If all these are applicable or have been validat