cmos靜態(tài)組合門電路的延遲速度(專業(yè)版)
【正文】 *輸入電容相同： 電阻比反相器大 4/3倍。 忽略中間 漏極電容 忽略連線電容 2021/6/17 反向器 2輸入與非門 2輸入或非門 FO=1 CMOS邏輯門傳輸延遲舉例 2021/6/17 各種 CMOS門電路的傳輸延遲 反向器 N輸入邏輯門 LE倍 自身延遲時間： 反向器為 ?0, n輸入邏輯門為 n?0 后級負載延遲時間： : FO=1時，反向器的延遲時間 f: Fan out LE: Logical Effort 輸入信號數(shù) 反向器 2021/6/17 傳輸延遲時間的估算： 8輸入 AND 輸入信號數(shù) 反向器 當 FO=1時， 哪一種邏輯組合速度更快 ? 2021/6/17 緩沖器速度最優(yōu)化設計 CL=160fF WP=2mm Wn=1mm =1fF/mm, =, =4kW/mm tpHL τ= =+ = (3? 1fF) ? 4kW+ ? 160fF ? 4kW =500pS tpHL==345pS 約為 3M 忽略連線電容 2021/6/17 緩沖器速度最優(yōu)化設計 C=160fF WP=2mm Wn=1mm τ= 減小 減小R0 加大反相器 管子的寬長比 在改善了本級電路延遲時間的同時 加大了本身的柵極電容 2021/6/17 緩沖器速度最優(yōu)化設計 =1fF/mm, =, =4kW/mm τ= ? {(3f+) ?
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