【正文】 機(jī)地址檢測狀態(tài)，并將輸出 start_t 設(shè)置為 ‘1’。當(dāng)總線空閑時， SDA 與 SCL 線都為高電平。C Slave Controller 設(shè)計方案 第一節(jié) 概述 I178。 圖 10 復(fù)合格式 如果主機(jī)接 — 收器發(fā)送一個重復(fù)起始條件，它之前應(yīng)該發(fā)送了一個不響應(yīng)信號注意： 1． 復(fù)合格式在第一個數(shù)據(jù)字節(jié)期間，要寫內(nèi)部存儲器的位置。 圖 7 完整的數(shù)據(jù)傳輸 可能的數(shù)據(jù)傳輸格式有： ? 主機(jī) — 發(fā)送器發(fā)送數(shù)據(jù)到從機(jī) — 接收器。如果關(guān)斷數(shù)據(jù)輸出，這就意味著總線連接了一個高輸出電平，不會影響由贏得仲裁的主機(jī)初始化的數(shù)據(jù)傳輸。仲裁可以持續(xù)多位。當(dāng)所有有關(guān)的器件數(shù)完了它們的低電平周期后，時鐘線被釋放并變成高電平。從機(jī) — 發(fā)送器必須釋放數(shù)據(jù)線，允許主機(jī)產(chǎn)生一個停止或重復(fù)起始條件。響應(yīng)時鐘脈沖由主機(jī)產(chǎn)生，在響應(yīng)時鐘脈沖期間，發(fā)送器釋放 SDA 線（高電平），而接收器必須將 SDA 線拉低，使它在這個時鐘脈沖的高電平期間保持穩(wěn)定的低電平（見圖 4）。此時的重復(fù)起始條件（ Sr）和起始條件（ S）在功能上是一樣的。 一、數(shù)據(jù)的有效性 8 SDA 線上的數(shù)據(jù)必須在時鐘的高電平周期保持穩(wěn)定。C 總線。此時，任何被尋址的器件都被認(rèn)為是從機(jī)。C 總線的概念 6 I178。串行總線的器件之間的通訊必須有某種形式的協(xié)議以避免所有的數(shù)據(jù)遺失、妨礙信息及錯亂的可能性。C Slave Controller的規(guī)范設(shè)計 ，第三章講述了 I178。 而另一方面由于如今集成電路大規(guī)模、高密度、高速度的需求，芯片的集成度和設(shè) 計的復(fù)雜度都大大增加，芯片的集成密度已達(dá)到一百萬個晶體管以上，使電子設(shè)計愈來愈復(fù)雜。C bus specificaiton and the I178。 它的 優(yōu)勢是處理器核與外設(shè)共享總線。C Slave Controller 仿真 39 第一節(jié) ModelSim SE 介紹 39 第二節(jié) 使用 ModelSim SE 進(jìn)行仿真與驗證 40 總結(jié) 50 致謝 51 參考文獻(xiàn) 52 2 論文題目 I178。 SHANGHAI UNIVERSITY 畢業(yè)設(shè)計（論文） UNDERGRADUATE PROJECT (THESIS) 題 目 : I178。C Slave Controller 的驗證程序 30 第四章 I178。可 以用于在軟核、固核以及硬核之間進(jìn)行互聯(lián)。C bus patible devices incorporate an onchip interface which allows them to municate directly with each other via the I2Cbus. This design concept solves the many interfacing problems encountered when designing digital control circuits. The paper inroduces the basic knowledge of I178。這個設(shè)計概念解決了很多在設(shè)計數(shù)字控制電路時遇到的接口問題，使設(shè)計人員和廠商都得益。C 總線規(guī)范，第二章講述了 I178。而總線除了包括互連線以外，還包含系統(tǒng)通訊的所有格式和過程。 二、 I178。主機(jī)是初始化總線的數(shù)據(jù)傳輸并產(chǎn)生允許傳輸?shù)臅r鐘信號的器件。C 總線接口到I178。每傳輸一個數(shù)據(jù)位就產(chǎn)生一個時鐘脈沖。如果產(chǎn)生重復(fù)起始（ Sr）條件而不產(chǎn)生停止條件，總線則會一直處于忙碌的狀態(tài)。C 總線的數(shù)據(jù)傳輸 四、響應(yīng) 數(shù)據(jù)的傳輸必須帶響應(yīng)。 如果傳輸中有主機(jī)接收器，則它在傳輸?shù)阶詈笠粋€字節(jié)時不產(chǎn)生，向從機(jī)發(fā)送器通知數(shù)據(jù)結(jié)束。此時低電平周期短的器件會進(jìn)入高電平的等待狀 態(tài)。當(dāng) SCL 線是高電平時，仲裁在 SDA 線發(fā)生：由于自己的電平與總線 上的電平不相同，在其 13 他主機(jī)發(fā)送低電平時發(fā)送高電平的主機(jī)將斷開它的數(shù)據(jù)輸出級。 圖 6 兩個主機(jī)的仲裁過程 如圖 6 所示，產(chǎn)生 DATA1 的主機(jī)的內(nèi)部數(shù)據(jù)電平與 SDA 線的電平有一些差別。在這種傳輸中，可能有不同的讀 /寫格式結(jié)合。但 R/—— W 位取反。 18 第二章 I178。C 串行數(shù) 據(jù)輸出 ack 輸出 1 響應(yīng) start_t 輸出 1 起始信號 stop_t 輸出 1 停止信號 reg_addr 輸出 8 寄存器地址 reg_dat_wr 輸出 1 寄存器寫信號 reg_dat_rd 輸出 1 寄存器讀信號 reg_dat_to_ slave 輸出 8 寫入 SLAVE 的寄存器數(shù)據(jù) 第四節(jié) 功能描述 一、總體特征 SDA 與 SCL 都是雙向傳輸線，分別通過上拉電阻或電流源與正向電壓連接。而如果產(chǎn)生重復(fù)起始條件而不產(chǎn)生停止條件，總線會一直處于忙的狀態(tài)，此時的起始條件 和重復(fù)起始條件在功能上是一樣的。 如果從控制器要在完成一些 其他功能之后才能接收或發(fā)送下一個完整的數(shù)據(jù)字節(jié)，則可以使時鐘線 SCL 保持低電平，從而迫使主機(jī)進(jìn)入等待狀態(tài)。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運(yùn)行。C Slave Controller 的 RTL 級代碼 //TOP MODULE module i2c_slave(reg_addr,//Register address reg_dat_to_slave, //Register data to slave reg_dat_from_ slave,//Register data from slave reg_dat_rd,//Read flag for register address and register //data reg_dat_wr,//Write flag for register address and register //data ack, //Acknowledge signal from i2c slave i2c_sdin_out_zero, i2c_sdin, //I2C serial data input when writing start_t, //Start transfer stop_t, //Stop transfer i2c_sclk, //System clock clk_ slave, //Slave clock rst_n)。 output start_t。 reg reg_dat_wr。 reg i2c_sclk_dly0。//Stop condition reg [3:0] cur_state。 // 8bits transfered wire start_t。b0000。b0100。b1000。 !i2c_sclk_dly1。 //generate shift register assign my_addr = (sr[7:1] == I2C_SLAVE_ADDR) amp。 assign i2c_sdin_out_en = (cur_state == RD_REG_DAT) amp。 i2c_sclk_dly1 = `DEL 139。 i2c_sdin_dly2 = `DEL 139。 end always (posedge clk_ slave or negedge rst_n) if (!rst_n) sr = `DEL 839。amp。amp。amp。amp。 endcase end always (posedge clk_slave or negedge rst_n) if (!rst_n) 29 reg_addr = `DEL 839。h0。 else if ( (cur_state == SLAVE_ADDR) amp。amp。b0。 else reg_dat_rd = `DEL 139。 else if ((cur_state == RD_REG_DAT) amp。C Simulation Testbench module tb_i2c( )。 reg clk_mcu。 wire i2c_sclk。 //i2c chip select mcu_addr=839。 // MCU read enable signal end //system reset initial begin 105 rst_n = 0。 input [7:0] dat_wr。 mcu_wr = 1 0。 begin (tcycle) mcu_addr = 1 addr_rd。 end endtask `include 。h00)。hAE,839。 //I2C Command Register (800 * tcycle) MCU_write(839。h01)。hAE,839。 //I2C Command Register (800 * tcycle) MCU_write(839。h02)。h00)。hAE,839。 //I2C Command Register (1000 * tcycle) MCU_write(839。h08)。h05)。hAD,839。 //I2C Command Register (800 * tcycle) MCU_read(839。 //I2C Command Register (1910 * tcycle) (800 * tcycle) MCU_write(839。h81)。hAD,rd_data)。 主要特點： 單內(nèi)核三語言 VHDL、 Verilog 和 Systemc 混合仿真器，可以進(jìn)行 VHDL，Verilog 以及 VHDL 和 Verilog 混合仿真； 高性能的 RTL 和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速 度快； 編譯的代碼與機(jī)器和版本無關(guān)，便于數(shù)據(jù)移植和庫維護(hù)； 支持加密 IP，便于保護(hù) IP 核； 集成 C 調(diào)試器，可以在統(tǒng)一的界面中同時仿真 C 和 VHDL\Verilog； 完全支持 Verilog20xx，初步支持 System Verilog， beta 版支持 PSL；ModelSim 是唯一支持所有標(biāo)準(zhǔn)的仿真器，同時也是定義和執(zhí)行這些標(biāo)準(zhǔn)的積極的參與者； 40 先進(jìn)的 Signal Spy功能，可以方便地訪問 VHDL 或者 VHDL 和 Verilog 混合設(shè)計中的下層模塊的信號，便于設(shè)計調(diào)試； 先進(jìn)的 Dataflow 窗口，可以迅速追蹤到導(dǎo)致不定狀態(tài)的原因，并顯示整條路徑；集成的 Performance analyzer 幫助分析性能瓶頸，加速仿真； 同一波形窗口可以顯示多組波形，并且能進(jìn)行多種模式的波形比較（ Wave Compare）； 先進(jìn)的代碼覆蓋率模塊 Code coverage，能報告出每個分支的執(zhí)行情況，進(jìn)一步提高了測試的完整性； 1支持 Tcl/Tk 文件； 1提 供源代碼模版和助手； 1支持項目管理； 第二節(jié) 使用 ModelSim SE 進(jìn)行仿真與驗證 一、主機(jī)向從機(jī)寫數(shù)據(jù) 1． 主機(jī)發(fā)出起始信號：在 SCL 線為高電平時 SDA 負(fù)跳變。amp。主機(jī)傳送從機(jī)地址 46 7’h40，并將讀 /寫位置‘ 0’，從控制器將 SDA 線拉低，發(fā)出響應(yīng)