【正文】 14．30p電容2個15． 16．蜂鳴器10個（每班）1）芯片連接圖1)74HC00D2)CD4511第 5頁 太原理工大學現代科技學院學院《數字電子技術》課程設計報告3)74HC390D4)74HC51D2．面包板的介紹面包板一塊總共由五部分組成，一豎四橫，面包板本身就是一種免焊電板。即為用COMS與或非門實現的時或分校時電路，In1端與低位的進位信號相連；In2端與校正信號相連，校正信號可直接取自分頻器產生的1HZ或2HZ（不可太高或太低）信號；輸出端則與分或時個位計時輸入端相連。時個位計數單元電路結構仍與秒或個位計數單元相同，但是要求，整個時計數單元應為１２進制計數器，不是１０的整數倍，因此需將個位和十位計數單元合并為一個整體才能進行１２進制轉換。（b）CMOS 晶體振蕩器（仿真電路）3．時間記數電路第 2頁 太原理工大學現代科技學院學院《數字電子技術》課程設計報告一般采用10進制計數器如74HC290、74HC390等來實現時間計數單元的計數功能。通常使用石英晶體振蕩器電路構成數字鐘。第三篇：數字電子技術課設(數字鐘)太原理工大學現代科技學院學院《數字電子技術》課程設計報告數字電子技術課程設計報告題目：多功能數字鐘課程設計學年：2007學期：第二學期專業(yè)：自動化班級：0703學號：07100559 姓名：劉磊指導教師及職稱：魏巍時間：2009年7月9日太原理工大學現代科技學院第 0頁 太原理工大學現代科技學院學院《數字電子技術》課程設計報告數字電子技術課程設計報告一、設計目的數字鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。endcaseend//output logicassign la=state[3]，lb=state[4]，lc=state[5]，ra=state[2]，rb=state[1]，rc=state[0]。elsenext_state=bl2。//else if(~brakeamp。~brake)next_state=full。state[full_pos]:if(~brake)next_state=idle。else if(hazamp。else if(rightamp。//store statusalways (posedge clk ,negedge nrst)begin vga=439。d12，full_pos=539。b10_0000_0000_0000_111_001。b00_0000_0010_0000_000_010，r3=2039。//wire cp。，已形成標準，其代碼在不同的系統中可交換建模。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。汽車尾燈控制電路是很常用的工作電路, 車行駛時,會出現正常行駛,左轉彎,右轉彎,剎車四種情況,針對這四種情況可以 ,技術指標如下: 假設汽車尾部左右兩側各有 3 個指示燈(用發(fā)光二極管模擬)。汽車右轉彎時,右側 3 個指示燈按右循環(huán)順序點亮。有專家認為，在新的世紀中，VHDL于Verilog語言將承擔起大部分的數字系統設計任務。//warning,turn left,turn right,braking input nrst,/*CLOCK_50*/clk。b00_0000_0000_0001_000_000，l1=2039。b00_0001_0000_0000_001_111，bl2=2039。d7，l2_pos=539。d15，bl3_pos=539。case(139。~brake)next_state=r1。state[l2_pos]:if(brake)next_state=bl1。else if(hazamp。state[br1_pos]:if(~brake)next_state=r1。state[br3_pos]:if(~brake)next_state=r1。haz)//next_state=full。通過本次課程設計，使我對Verilog語言有了更深一步的了解，也對Quartus II軟件的使用方法和設計流程也有了更進一步的認識。（2）設計要求① 畫出電路原理圖（或仿真電路圖）； ② 元器件及參數選擇； ③ 電路仿真與調試；④ PCB文件生成與打印輸出。一般輸出為方波的數字式晶體振蕩器電路通常有兩類，一類是用ＴＴＬ門電路構成；另一類是通過ＣＭＯＳ非門構成的電路，本次設計采用了后一種。秒個位計數單元為１０進制計數器，無需進制轉換，只需將ＱＡ與ＣＰＢ（下降沿有效）相連即可。4．譯碼驅動及顯示單元電路選擇ＣＤ４５１１作為顯示譯碼電路；選擇ＬＥＤ數碼管作為顯示單元電路。（f）帶有消抖電路的校正電路6．整點報時電路電路應在整點前10秒鐘內開始整點報時，即當時間在59分50秒到59分59秒期間時，報時電路報時控制信號。3． 拉線時，盡量將線緊貼面包板，把線成直角，避免交叉，也不要跨越元件。第 8頁 太原理工大學現代科技學院學院《數字電子技術》課程設計報告ComComSEVEN_SEG_COM_KU1B6453U1A12U4SEVEN_SEG_COM_KU7U11BABCDEFG64513DADBDCDD5OAOBOCODOE~ELOF~BI~LTOG1211109151421CLR141INA1INB3U10A12ABCDEFG74HC00D74HC00DU3B15122INA2INB142CLR132QA2QB2QC2QD11109U2712674HC00D74HC00DU8A31QA1QB1QC1QD5677126U913DADBDCDD5OAOBOCODOE12111091514VCC5V74HC390D43U1C891011U1D12134511BD74HC390DComVCCU643~ELOF~BI~LTOG5VSEVEN_SEG_COM_K74HC00D74HC00DABCDEFG84511BDComU15C91011U16DSEVEN_SEG_COM_K1213U14U3A131INA1INB21CLR1QA1QB1QC1QD5677126U513DADBDCDD5OAOBOCODOE1211109151474HC00D74HC00DU12B15122INA2INB142CLR132QA2QB2QC2QD111097126U13DADBDCDD5OAOBOCODOEABCDEFG***14V1 100kHz 5V474HC390D43~ELOF~BI~LTOGVCC74HC390D5V43~ELOF~BI~LTOG4511BD4511BD（五）時間計數電路由1個十二進制電路、2個六十進制電路組成，因上面已有一個雙六十電路，只要把它與十二進制電路相連即可，詳細電路見圖五。其中以校正電路代替時間計數電路中的時、分、秒之間的進位，當校時電路處于正常輸入信號時，時間計數電路正常計時，但當分校正時，其不會產生向時進位，而分與時的校位是分開的，而校正電路也是一個獨立的電路。最后，在重對連線時發(fā)現是線路接錯引腳造成的，改過之后，顯示就正常了。3． 對設計的建議我希望老師在我們動手制作之前應先告訴我們一些關于所做電路的資料、原理，以及如何檢測電路的方法，還有關于檢測芯片的方法。這一點我深有體會，當初布局時一味強調緊湊，想為后來的電路留出空間，結果造成了整體電路布線的疏密不均，大量導線集中在一塊區(qū)域內，為日后的排查調試工作帶來了巨大的工作量。在調試過程中，對排錯的不易深有體會。通過這次課設的工程鍛煉，我感到，行百里者半八十，面對浩大復雜的具體工程，一定要有信心，恒心，耐心和決心。在分析原理的基礎上對有關參數進行計算。E d=arcsin2U2武漢理工大學《電力電子》課程設計說明書 u2和ud波形 i2和id波形武漢理工大學《電力電子》課程設計說明書4參數計算停止導電角E40d=arcsin=arcsin=176。本次課程設計的過程中遇到的問題比較少，這可能跟我的課程設計題目有關