【正文】 ，并拷貝 (3)建立 ROM宏單元并命化數(shù)據(jù)選擇 dds rom. mif文件。 ①安裝 MegaCore。 (c)在 Implementation Options選項卡選擇復(fù)數(shù)乘法器結(jié)構(gòu) (Structure)為 4/Mults2Adders，如圖 。 ④生成 FFR 模塊。 MegaCore不附帶在 Quartus II軟件中，需要單獨向 Altera 公司購買或申請試用版。 (5)建立 LPM RAM DP 宏單元，命名為 sample_dpram，具體設(shè)置如下： ①在 a number LPM_RAM_DP向?qū)У?page3 頁選擇 With one read port and one write port和As one word兩個選項； ②在 page4頁設(shè)置儲存器的數(shù)據(jù)個數(shù)為 512，數(shù)據(jù)寬度為 8位； ③在 page5頁設(shè)置時鐘方式為“ Dual clock： use separate‘ read’ and ‘ write’ ④在 page7 頁取消讀輸出端口寄存器項，即取消“ Read output port(s)‘ q”’， clocks；同時選中創(chuàng)建時鐘使能信號項 Create one clock enable signal” ⑤其他的按默認設(shè)置。安裝結(jié)束后需重新啟動計算機， Altera ByteBlaster II下載線才能正常使用。啟動 Quartus II軟件中 MegaWizard PlugIn Manager工具，并選擇 lpm_ram_dp，如圖 。 邊沿檢測電路 vga的仿真測試 以上各功能模塊在 quartusⅡ軟件中的仿真結(jié)果如圖 。但高電平與低電平跳變時的垂直線怎的顯示，在 RAM數(shù)據(jù)讀取出來之后再加一級寄存器做個邊沿檢測電路（如圖 5. 14所示，其中 XOR為“異或”門），當 Din0（即 DO）的值產(chǎn)生變化時，在 mark 端即輸出高電平（ Din0 發(fā)生變化后，在 CLK 到來之前Dout0 的值是保持不變的，兩不同值經(jīng)“異或”門“異或”后即輸出“ 1”） 。下面將對個功能模塊進行簡單的介紹。 藍色。 黃色 ELSIF vcount214 THEN h_dat=X1f。 ELSE v_dat=X00。 青色 ELSIF hcount463 THEN v_dat=X1c。 顏色對應(yīng)的編碼為： 表 1 VGA 顏色編碼 顏 色 黑 藍 紅 品 綠 青 黃 白 G 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 在設(shè) 計完彩條信號發(fā)生器的基礎(chǔ)上很容易完成漢字 /圖像的設(shè)計。 對于 5 個信號的時序驅(qū)動，對于 VGA 顯示器要嚴格遵循“ VGA 工業(yè)標準”，即 640 480 60Hz模式。最終通過 da轉(zhuǎn)換使輸出成為正弦波。 （ 2） 編寫代碼 （ 3)建立 ROM 宏單元并命名為 ddsrom，設(shè)置數(shù)據(jù)個數(shù)為 4096，數(shù)據(jù)寬度為 10 位，初始化數(shù)據(jù)選擇 。 DDS 具體工作過程如下：每來一個時鐘脈沖 clk， N 位全加器將頻率控制數(shù)據(jù) M 與累加寄存器輸出的累加相位數(shù)據(jù) N 相加，把相加后的結(jié)果送至累加寄存器的輸入端。圖中的相位累加器由Ｎ位全加器和Ｎ位累加寄存器級聯(lián)而成，可對頻率控制字的二進制碼進行累加運算，是典型的反饋電路。在 Quartus II 主界面中，在 FFT 兆核函數(shù)向?qū)е袉螕簟?Step 1：vga VGA驅(qū)動模塊，驅(qū)動 VGA顯示器顯示頻譜信號 div_freq 采樣信號分頻模塊，控制采樣頻率 key_board 鍵盤顯示模塊，控制分頻模塊、 DDS和數(shù)碼管顯示 Parameterize”打開 FFT參數(shù)設(shè)置對話框，具體參數(shù)設(shè)置如下： (a)在 Parameters 選項卡設(shè)置 FFT 變換長度 (Transform Length)為 512，數(shù)據(jù)精度 (Data Precision)和旋轉(zhuǎn)因子精度 (Twiddle Precision)為 8位，如圖 。信號采樣部分會定時采樣數(shù)據(jù)并進行存儲； FFT 運算部分負責對采樣數(shù)據(jù)進行換算，并將換算后的數(shù)據(jù)存人雙口 RAM。下一個輸入模塊的起點由 mastersinksop脈沖確定。這種數(shù)據(jù)流結(jié)構(gòu)的仿真結(jié)果如圖 。 圖 FFT Streaming 數(shù)據(jù)流結(jié)構(gòu)輸入流程控制時序 在 streaming數(shù)據(jù)流結(jié)構(gòu)中， FFT函數(shù)希望輸入端的輸人數(shù)據(jù)連續(xù)可用，因此， mastersink_ena會一直保持高電平，除非系統(tǒng)復(fù)位，或 master_sink_dav信號復(fù)位顯示輸人數(shù)據(jù)模塊完整，或由于master _sink_sop信號置高電平失 敗， master_sink_ena信號才復(fù)位。 1)流 (Streaming)I/0數(shù)據(jù)流結(jié)構(gòu) 流 I/O數(shù)據(jù)流結(jié)構(gòu)允許輸入數(shù)據(jù)連續(xù)處理，并輸出連續(xù)的復(fù)數(shù)據(jù)流，這個過程中不需要停止 FFT數(shù)據(jù)流進出。四輸出 (Quadoutput)指的是內(nèi)部 FFT蝶形處理器的吞吐量，這種引擎實現(xiàn)結(jié)構(gòu)可以在一個單時鐘周期內(nèi)計算所有四個基 4蝶形復(fù)數(shù)輸出。 塊浮點結(jié)構(gòu)保證了在 FFT 函數(shù)和整個轉(zhuǎn)換過程中數(shù)據(jù)位數(shù)的完整使用。 序列 r(n)的 N點 DFT如下所示： 1....1,0)()( /)22(10 ??? ??? NkenxakX NpnkjNn (227) N 點 IDFT如下所示： 1. . . . . . ,1,0][1)( /210 ??? ?? NnekXaNnx NpnkjNk (228) DFT直接計算的復(fù)雜性可以通過快速傅里葉變換 (FFT)算法大大降低。)0(39。當 N==1024時，可以求得直接計算 N點的 DFT和使用基 2 DITFFT算法的所需乘法次數(shù)的比值為 og)2/( 22 ??NN N (226) 這樣，運算效率就提高了 200多倍。依次類推，經(jīng)過 M1次分解，最后將 N點 DFT 分解成 N/2 個 2 點 DFT。 圖 點 DFT 的一次時域抽取分解圖 (N=8) 由圖 可以看出，要完成一個蝶形運算，需要一次復(fù)數(shù)乘法和兩次復(fù)數(shù)加法運算。由于這兩種算法的基本原理是相同的，所以下面主要介紹 DITFFT算法。其實一個 N 點 DFT 可以看做是由幾個較短的 DFT組成的。那么對于 N個 k 值，一共需要 N(N1)次復(fù)數(shù)加法運算。 FFT運算結(jié)構(gòu)相對而言比較簡單和固定，適于用 FPGA進行硬件實現(xiàn)，并且能兼顧其速度及靈活性。 FPGA以高 性能、高靈活性、友好的開發(fā)環(huán)境、在線可編程等特點可以使基于 FPGA的設(shè)計滿足實時數(shù)字信號處理的要求。它是頻譜分析的必要前提，是數(shù)字信號處理的核心工具之一。 驅(qū)動層控制著硬件資源，而操作系統(tǒng)管理內(nèi)存和處理器的帶寬。 商用現(xiàn)成（ COTS）硬件可提供連接至用戶可編程 FPGA 芯片的 不同類型的 I/O。 源程序 .................................................................................................41 1 引言 在數(shù)字化高速發(fā)展的今天，對數(shù)字信號處理高速實時的要求也不斷提高。并且通過 vga 控制模塊，和鍵盤等控制模塊，實現(xiàn)對信號的產(chǎn)生和頻譜的測量和顯示等工作。傳統(tǒng)的 FFT 使用軟件或 DSP 實現(xiàn)，高速處理時實時性較難滿足。 VGA。 著名的分析與 基準測試公司 BDTI，發(fā)布基準表明在某些應(yīng)用方面， FPGA每美元的處理能力是 DSP解決方案的多倍。 ASIC 設(shè)計初期的巨大投資表明了原始設(shè)備制造商每年需要運輸數(shù)千種芯片，但更多的最終用戶需要的是自定義硬件功能，從而實現(xiàn)數(shù)十至數(shù)百種系統(tǒng)的開發(fā)。 （ 5）長期維護：正如上文所提到的， FPGA 芯片是現(xiàn)場可升級的，無需重新設(shè)計 ASIC 所涉及的時間與費用投入。 軟件實現(xiàn) FFT運算速度慢，無法滿足實時高速的系統(tǒng)性能要求。在數(shù)據(jù)通信這樣的應(yīng)用中，常常需要進行高速、大規(guī)模的 FFT及其逆變換 IFFT運算。尤其是近年來，高密度的可編程邏輯器件 FPGA的集成度、速度不斷提高，設(shè)計、調(diào)試手段更加完善，因而得到更為廣泛的應(yīng)用。當 N較大時，運算量是十分龐大的。其周期性表現(xiàn)為： 22()j m lN j mm lN mNNNNW e e W??? ? ?? ? ? ? （ 22） 其對稱性表 現(xiàn)為 （ 23） 不斷的把長序列的 DFT 分解成幾個短序列的 DFT，并且利用的周期性和對稱性來減少 DFT 的運算次數(shù)，這就是 FFT 算法的基本思想。式 (37)和式 (38)說明了原 N點的 DFT和這兩個 N/2點的 DFT之間的關(guān)系。那么按圖 計算 N點 DFT共需要 +N/2=N(N+1)/2≈ /2(N1)次復(fù)數(shù)乘法和 N(N/21)+2N/2=/2 次復(fù)數(shù)加法運算。圖中的輸入序列不是順序的，但是后面會看到，其排列是有規(guī)律的。 圖 FFT 算法與直接計算 DFT 所需乘法次數(shù)的比較曲線 基 4FFT算法原理 在 FFT各類算法中，基 2FFT算法是最簡單的一種，但其運算量與基 4FFT算法相比則大得多，分裂基算法綜合了基 4和 基 2算法的特點，雖然具有最少的復(fù) 乘運算量，但其 L蝶形運算控制的復(fù) 雜性也限制了其在硬件上的實現(xiàn)，因此，本設(shè)計采用了基 4FFT算法結(jié)構(gòu)。算法的第 1 級為一組 N=1024 點的基 4 蝶形運算，共256個蝶形，每個蝶形的距離為 256點；第 2級為 4組 N=256點的基 4蝶形運算，每組 64個蝶形，每個蝶形的距離為 64點。 每一級分解由同一個硬件單元完成，包括數(shù)據(jù)從存儲器中抽取、通過 FFT 處理器以及入存儲器的過程。實際上，塊浮點表示法起到了數(shù)字自動增益控制的作用。為了辨別采樣數(shù)據(jù)的最大動態(tài)范圍， 4 個輸出由塊浮點單元 (BFPU)并行估計，丟棄適當?shù)淖畹臀?(LSB)，在寫入內(nèi)部存儲器之前對復(fù)數(shù)值進行四舍五人并重新排序。 圖 FFT streaming 數(shù)據(jù)流仿真結(jié)果 在系統(tǒng)復(fù)位信號 ( Reset)變?yōu)榈碗娖胶?，?shù)據(jù)源將 master— sink— dav 信號置為高電平，對于FFT 函數(shù)束說這表明在輸入端至少有 N 個復(fù)數(shù)據(jù)樣點可以輸入。 FFT函數(shù)中的流水線已經(jīng)清除以后， master_sink_ena 重新置為高電平，在下一個輸入模塊流的第一個輸入數(shù)據(jù)樣點上置位 master_sink_sop信號來對下一個輸塊的讀取進行初始化。數(shù)據(jù)源加載第一個數(shù)數(shù)據(jù)樣點到 FFT函數(shù)中，同時將 master_ sink_ sop信號置高電平，表示輸入模塊的開始。其仿真結(jié)構(gòu)圖如圖 圖 FFT 緩沖突發(fā)數(shù)據(jù)流結(jié)構(gòu)輸出信號流程控制時序的仿真結(jié)構(gòu)圈 在突發(fā) I/O 數(shù)據(jù)流結(jié)構(gòu)中，載人一個有效輸入模塊以后， master _sink_ena 信號被復(fù)位，直到 FFT 函數(shù)完成轉(zhuǎn)換并且輸出數(shù)據(jù)模塊被完全讀出為止， master_sink_ena 信號才被重新置位，準備下一個輸入模塊的載入。 MegaCore可以在 Quartus II開發(fā)環(huán)境中使用，本實驗的 FFT MegaCore是 FFT V ，即 FFT 編譯器。 圖 MegaWizard Implementation d)最后單擊 Finish 按鈕完成參數(shù)設(shè)置。相位寄存器的輸出與相位控制字相加，其結(jié)果作為正 (余 )弦查找表的地址。 DDS 輸出信號的頻率由下式?jīng)Q定： q=() clk (代表取樣點數(shù) M為頻率控制字、代表存儲器中存儲數(shù)據(jù)的多少， N 代表累加器的位數(shù)， clk 代表基準時鐘頻率 ) 。 （ 7)將未使用的引腳設(shè)置為三態(tài)輸入。本系統(tǒng)采用 FPGA來實現(xiàn)圖像顯示控制器，這在產(chǎn)品開發(fā)設(shè)計中有許多實際應(yīng)用。 設(shè)計 VGA圖像顯示控制需要注意兩個問題：一個是時序的驅(qū)動，這是完成設(shè)計的 關(guān)鍵，時序稍有偏差，顯示必然不正常，甚至?xí)p壞彩色顯示器；另一個是 VGA信號的電平驅(qū)動。 對應(yīng)不同區(qū)域的顏色代碼如下： ROCESS(vga_clk) 產(chǎn)生豎彩條。 紫色。 END IF。 ELSIF vcount334 THEN h_dat=Xe3。 END IF。在水平部分顯示柵格網(wǎng)絡(luò)（柵格線用虛 線顯示），共分 16 大格（列），每大格再細分 5小每小格由 8 個像素點組成，總共就有 640個像素點。其他各通道波形的顯示方法相同。而行計數(shù)信號同樣在一行掃描結(jié)束后出現(xiàn)一個行消隱。如果沒有安裝，可以通過下面步驟完成安裝；如果已經(jīng)安裝，則可跳過此步。察看編程器對話框左上角的 Hardware Setup欄中硬件是否已經(jīng)安裝，如果是 No Hardware，表明沒有安裝下載電纜。 ②其他的參數(shù)按默認設(shè)置，不用更改，直至向?qū)瓿伞? ③設(shè)置 FFT的參