【正文】 7:0] smg_data, output [5:0] scan)。 編程思路： （ 1）根據(jù) start判斷進行讀操作還是寫操作； （ 2）讀操作或?qū)懖僮鞫夹枰劝l(fā)送一個字節(jié)操作碼； （ 3） 讀操作時，使 SIO作為輸入，依次讀取 DS1302輸入的 8位數(shù)據(jù)保存于 read_data； （ 4）寫操作時，使 SIO作為輸出口，依次發(fā)送 write_data的八位數(shù)據(jù)； （ 5）操作完畢時向外界發(fā)送一脈沖信號 done。 以下為模塊的例化程序： module column_control( input clk, input rst, input key_left, input key_right, input key_stop, input [63:0] rdata, Output [63:0] data )。 endmodule 其中， key_up表示上鍵標(biāo)志信號， key_down表示下鍵標(biāo)志信號， key_stop為停止移位標(biāo)志信號， row_data為行數(shù)據(jù)輸出。b1111_1111_1111_0111。b1111_1111_0111_1111。b1111_0111_1111_1111。b0111_1111_1111_1111。b1。 13: rrow=1639。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 14 9: rrow=1639。 5: rrow=1639。 1: rrow=1639。d9_999_999) begin k=k+139。 reg [3:0] k。b1。b0。移完所有 64位數(shù)據(jù)時， rclk產(chǎn)生一脈沖信號將列數(shù)據(jù)鎖存。 assign ser=rser。 end else begin rrclk=139。b1。 i=i+139。b0。 risdone=139。 rrclk=139。d0。 always (posedge clk or negedge rst) if(!rst) begin t=1539。 reg rAB。ModelSim 最大的特點是其強大的調(diào)試功能，先進的數(shù)據(jù)流窗口，可以迅速地追蹤到產(chǎn)生不定或者錯誤狀態(tài)的原因；性能分析工具幫助分析性能瓶頸，加速仿真；代碼覆蓋率檢查確保測試的完備；多種模式的波形比較功能；可以實現(xiàn)與 Matlab 的 Simulink 的聯(lián)合仿真。 Quartus II 軟件綜述 Altera 公司的 Quartus II 設(shè)計軟件提供了完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定的 設(shè)計需要，為可編程芯片系統(tǒng)（ SOPC）提供全面的設(shè)計環(huán)境。 圖 RS232 串口電路 圖 JTAG 下載接口電路 圖 35 JTAG 下載接口電路 圖 數(shù)碼管顯示 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 9 第 4 章 基于 FPGA的 LED點陣顯示的軟件設(shè)計 Verilog HDL 編程語言及編譯器概述 Verilog HDL 語言綜述 常用的硬件描述語言有 VHDL、 Verilog DHL和 ABEL語言。反之，當(dāng) SEL 拉高時，數(shù)碼管不顯示。 DS1302 的外部引腳分配如圖 ， 內(nèi)部結(jié)構(gòu)如圖 所示 。 8*8 點陣屏顯示 的 原理是利用 其 行列導(dǎo)通其中的 LED 進而 控制 64個 LED的亮滅。 FPGA 控制模塊 FPGA 控制模塊的 電路是系統(tǒng)控制和數(shù)據(jù)處理的核心， 該部分電路主要由電源接口、 開關(guān) 、相應(yīng)的時鐘振蕩電路和復(fù)位電路組成。 所以，綜上所得 ，本設(shè)計 宜 采用方案二，不僅 能夠大大的減少 I/O資源的占用 量 ,而且 還能使 制作成本 縮減 。 方案一：在 LED點陣驅(qū)動電路中，采用 1片 4線 /16線譯碼器 74HC154作為行驅(qū)動，選用 4片74HC154占用 15個 FPGA的 I/O口（包括兩個 enable端 ）。 相對于 Xilinx 而言， Altera 更適合 于 教學(xué)使用， 因為 對于初學(xué)者來說 ，他的 入門門檻 較低 ，學(xué)起來簡單。 LED 點陣是由 16個大小為 32mm*32mm 的 8*8 共陽點陣組成 64*16 點陣，可以 同時 顯示四個漢字 或者八個字母 ，點陣屏可拆裝，采用 的是 圓孔銅排針，連接性能非常好。 研究內(nèi)容 本課題為基于 Altera公司 FPGA芯片的電子顯示屏的研究 設(shè)計 ， 并 配備相應(yīng)的 PC機軟件，從而 實現(xiàn) 開簾 、 合攏、 上下 、 左右移動等 多種 顯示 形式 ，并可顯示 相應(yīng)的 時鐘。 研究意義 隨著社會的快 速發(fā)展， LED顯示屏 作為一種大型平板顯示設(shè)備，以其 功耗低、 使用壽命長、湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 2 維護費 用低 等特點在顯示 屏 領(lǐng)域占據(jù)著非常重要的位置。 當(dāng)然，優(yōu)化驅(qū)動器以提供最佳功效也成為一大發(fā)展趨勢 。 隨著 世界各國環(huán)保議題 逐漸重視 ， LED 照明產(chǎn)業(yè) 頁 將扮演 愈來愈重要的角色，其主要產(chǎn)品是應(yīng)用 于室內(nèi)、室外照明以及街燈等高功率產(chǎn)品。采用 FPGA 為核心控制模塊，通過接收上位機 數(shù)據(jù)控制 LED點陣顯示信息 ,同時通過鍵盤來控制顯示方式，并且在數(shù)碼管上顯示實時時鐘。 FPGA 控制模塊 控制 時鐘模塊、點陣顯示模塊、上位機通信模塊 的協(xié)同工作，并 分析、 處理 接收 的數(shù)據(jù)。驅(qū)動部分使用移位寄存器74HC595 和移位寄存器 74HC164 組成， 74HC595 負責(zé)列掃描數(shù)據(jù)， 74HC164 負責(zé)行掃描數(shù)據(jù)。 關(guān)鍵詞 ： FPGA 控制模塊，串行通信電路， LED 點陣及驅(qū)動電路 ， 時鐘模塊 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） ABSTRACT The main research based on Altera39。 在應(yīng)用產(chǎn)品中 ，戶外照明約占 總比重的 12%， 具有相當(dāng)大的 發(fā)展 空間，而在此當(dāng)中中國市場占據(jù)了全球市場的 38%，成為戶外照明中占有率最高的 。針對 LED 背光源的特點，可以將信號處理技術(shù) 和 復(fù)雜的控制技術(shù) 融合到背光源技術(shù)中，目前的做法 主要 是采用 FPGA，各 廠 家均有 自家 不同的控制方法 和 算法。而這些 性能 指標(biāo)的優(yōu)劣 ,很大程度決定于掃描控制器的 一個 性能。 基于 FPGA 的 LED 點陣顯示屏的系統(tǒng)框圖如 下 圖 所示： 圖 系統(tǒng)總體框圖 FPGA 控制模塊 控制 點陣顯示模塊、 時鐘模塊及 上位機通信模塊 的協(xié)同工作，并 分析、 處理 接收 相應(yīng) 的數(shù)據(jù)。 工作原理 本設(shè)計的工作原理為：采用 以 FPGA 為核心控制模塊，通過接收上位機數(shù)據(jù)控制 LED 點陣顯示系統(tǒng) 。上電時， FPGA 將外部存儲器中的數(shù)據(jù)讀入片內(nèi) RAM，完成配置后，進入 正常 工作狀態(tài)；掉電后 ， 恢復(fù)為白片，內(nèi)部邏輯消失。最終只需要制作 四 塊同樣的板子拼湊成 64*16LED 點陣。 時鐘操作可通過 AM/PM 指示決定 是 采用 24 小時制式還是采用 12 小時 制式 。在 沒有按下 按鍵 的情況 下 ，KEY 讀取到 的是 高電平。列掃描采用三極管放大電流，加大掃描強度，提高點陣屏亮度。電路如圖 所 示。 RS232 串口電路 FPGA 的電平為 TTL 電平 (即：高電平 — +,低電平 — 0V)，而計算機串口電平為RS232 電平 (即：高電平 — 12V,低電平 — +12V),所以，計算機與 FPGA 芯片 之間進行通訊時需要加電平轉(zhuǎn)換芯片。 Verilog是專門為復(fù)雜數(shù)字系統(tǒng)的設(shè)計仿真而開發(fā)的，本身就非常適合復(fù)雜數(shù)字邏輯電路和系統(tǒng)的仿真和綜合。 Quartus II 可以利用第三方的綜合工具進行邏輯綜合， 當(dāng)然 也可以利 用第三方的仿真工具（如 Modelsim）進行仿真。當(dāng)完成一行的掃描輸出一個脈沖信號 isdone。 reg rsclk。d0。 reg [5:0] i。b0。b0。 i=i+139。 rsclk=139。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 12 end 34: begin if(t==1539。b0。 assign isdone=risdone。以下程序為此模塊的 源 程序： module row_control( input clk, input rst, input key_up, input key_down, input key_stop, //input [15:0] rdata, output [15:0] row_data )。 end else if(key_up) begin up_en=139。 end else if(key_stop) begin up_en=139。 k=439。d0。b1111_1111_1111_1011。b1111_1111_1011_1111。b1111_1011_1111_1111。b1011_1111_1111_1111。 end else begin t0=t0+139。 3: rrow=1639。 7: rrow=1639。 11: rrow=1639。 15: 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 15 rrow=1639。b1111_1111_1111_1110。移位速度為 1/20s，如圖 : 圖 行數(shù)據(jù)控制仿真波形 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 16 時鐘模塊 時鐘 模塊主要實現(xiàn)讀寫時鐘芯片 DS1302 和驅(qū)動數(shù)碼管顯示時鐘。 Control模塊主要實現(xiàn)對位命令的功能化，具體命令分配如表 。 reg [14:0] t。 reg [3:0] rsmg。 end else case(i) 0: if(t==T1ms) begin i=i+139。 rscan=639。b1。b10_1111。b1111_1001, _2 = 839。b1001_0000。 439。 439。 endcase assign smg_data=rdata。它是配置波特率的模塊。針對串口的配置主要是 1幀 11位的數(shù)據(jù)，重視八位數(shù)據(jù)位，無視起始位、校驗位和結(jié)束位。 input BPS_CLK。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 439。 end else if( RX_En_Sig ) case ( i ) 439。 end 439。d9 : if( BPS_CLK ) begin i = i + 139。b1。 end 439。 /*********************************************************/ endmodule 串口接收接口 模塊 RTL圖如圖 。 滿標(biāo)志： FIFO已滿或?qū)⒁獫M時由 FIFO的狀態(tài)電路送出的一個信號，以阻止 FIFO的寫操作繼續(xù)向 FIFO中寫數(shù)據(jù)而造成溢出（ overflow）。 isdone 為行掃描更新標(biāo)志位，由 LED 點陣驅(qū)動模塊提供。 output Pin_Out。 （ 4） 10ms延遲模塊檢查到 L2H_Sig為高電平時，就會利用 10ms過濾 H2L_Sig,然后拉低輸出。要注意的是，電源和地一定不