【正文】 道波形 Fig. CH0 channel waveform 行掃描計數(shù)器和雙口 RAM 的地址是同步的，也即每掃描一個像素點(diǎn)，雙口 RAM 地址也加一。 表 常見顏色編碼表 Tabl Common colorcoded table 顏色 黑 藍(lán) 紅 紫 綠 青 黃 白 R 0 0 1 1 0 0 1 1 G 0 0 0 0 1 1 1 1 B 0 1 0 1 0 1 0 1 數(shù)據(jù)編碼 0x00 0x03 0xE0 0xE3 0x1C 0x1F 0xFC 0xFF 行場掃描在消隱區(qū)間時，輸出的消隱信號值為“ 0x00” ,即對應(yīng)黑色的編碼。場掃描的過程，包括場消隱、場圖像輸出兩個過程，每完成一次從上到下的場掃描過程，則完成一幀圖像的輸出，場掃描時序如圖 所示。掃描從屏幕的左上方開始，從左到右，從上到下進(jìn)行，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間， CRT 對電子束進(jìn)行消隱。對應(yīng)含 10 位的輸入輸出數(shù)據(jù)通道；寫地址和寫時鐘及控制信號；讀地址和讀時鐘及控制信號。 1 個存儲器配備兩套獨(dú)立的地址、數(shù)據(jù)和采樣頻率 控制模塊 div_freq 鍵盤顯示 控制模塊 key_board 采樣觸發(fā) 控制模塊 sample 雙口 RAM 存儲模塊 dpram 波形顯示 控制模塊 Disp_controller VGA 顯示 驅(qū)動模塊 vga Clock 100 MHz data_in vga_clk wr_data wr_addr wren rd_data rd_addr disp_data disp_dato hsync vsync vcount hcount wr_clk market offset 信號輸入 act mode_sel channel_set freq_sel clken KEY LED 25MHz FPGA 至 VGA 接口電路 基于 VGA顯示的邏輯分析儀 18 控制線，允許兩個獨(dú)立的 CPU 或控制器同時異步地訪問存儲單元。 圖 狀態(tài)顯示電路 Status Display Circuit K E Y 0K E Y 1K E Y 2K E Y 3K E Y 4K E Y 5K E Y 6K E Y 7V C CK E Y 0K E Y 1K E Y 2K E Y 3K E Y 4K E Y 5K E Y 6K E Y 7R p 2 2 20R p 1 10 KR p 4 2 2 0Q38 5 5 0Q48 5 5 0Q58 5 5 0Q68 5 5 0Q78 5 5 0Q88 5 5 0Q28 5 5 0Q18 5 5 0R p 3 1 0 KV C CD I G [ 7 . . 0 ]S E G [ 7 . . 0 ]b0b1b2b3b4b5b6b7b0b1b2b3b4b5b6b7c0c1c2c3c4c5c6c78a7b6c5d8e7f6g5hh3g5f10e1d2c4b7a116 8 912c0 c1 c2 c3L E D 1h3g5f10e1d2c4b7a116 8 912c0 c1 c2 c3L E D 2c0 c1 c2 c3 c4 c5 c6 c7a ab bc cd de ef fggh h九江學(xué)院學(xué)士學(xué)位論文 17 4 系統(tǒng)軟件設(shè)計 本設(shè)計采用自上而下的設(shè)計思路， 可以將基于 VGA 顯示的邏輯分析儀的模塊細(xì)分為：采樣觸發(fā)控制模塊 (sample)、采樣頻率控制模塊 (div_freq) 、雙口 RAM 存儲模塊(dpram)、波形顯示控制模塊 (disp_controller)、 VGA 顯示驅(qū)動模塊 (vga)、鍵盤顯示控制模塊 (key_board) 六個模塊。在本設(shè)計中，輸入部分電路如圖 43 所示，采用 8 個獨(dú)立按鍵，每個按鍵外接一個 10 KΩ的上拉電阻，在 FPGA 與端口之間，接入一個 220Ω的電阻，在低電位輸入時，起限流的作用。 VGA 顯示接口電路的結(jié)構(gòu)如圖 所示，整體分為信號緩沖、電阻分壓、端口保護(hù)等部分。具體電路如圖 所示。 設(shè)計中若需要更高頻率，則經(jīng)過內(nèi)部的 PLL 輸出。 RGB VS HS FPGA 基準(zhǔn)源 180。 配置電路 FPGA 的運(yùn)行，分為調(diào)試模式和自運(yùn)行模式。 Quartus II 軟件設(shè) 計文件的輸入方法有原理圖式的圖形輸入、文本內(nèi)存編輯以及由第三方 EDA 工具產(chǎn)生的 EDIF 網(wǎng)表輸入、 VQM 格式輸入等文本輸入方式，支持 AHDL、 VHDL、 Verilog HDL 等語言。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點(diǎn)。 FPGA的資源十分豐富，可以拓展進(jìn)行一系列的基于 FPGA的系統(tǒng)設(shè)計。 D/A 轉(zhuǎn)換器 VGA 顯示控制器（ FPGA） VGA 接口 R G B HS VS CLK CON VGA 顯示器 外圍控制電路 九江學(xué)院學(xué)士學(xué)位論文 7 圖 基于 VGA 顯示的邏輯分析儀的組成結(jié)構(gòu)框圖 Fig. VGA display based on the logic analyzer block diagram 按功能也可以劃分為三個部分，信號采樣部分、波形顯示部分和鍵盤控制部分。 電源、時鐘 信號輸入 FPGA VGA 接口 VGA 顯示器 外圍電路 數(shù)據(jù)采樣存儲 數(shù)據(jù)顯示處理 接口 基于 VGA顯示的邏輯分析儀 6 圖 系統(tǒng)硬件組成框圖 System hardware block diagram 通常 VGA 顯示器顯示的圖像數(shù)據(jù)量較大，例如采用單片機(jī)進(jìn)行系統(tǒng)設(shè)計，需要外接 RAM 來存儲這些數(shù)據(jù)。主 要包括數(shù)據(jù)采樣存儲、數(shù)據(jù)顯示處理和接口三大單元。 （ 4）第 4 章：系 統(tǒng)軟件設(shè)計。本文還詳細(xì)討論了用 VHDL 設(shè)計 VGA掃描時序的方法，使圖像能夠在屏幕上任意位置顯示，并使之在 PS/2 接口的鍵盤的按鍵控制下移動。 目前，在處理速度及多輸入通道方面， FPGA 芯片有著很大的優(yōu)勢，基于 FPGA 的邏輯分析儀設(shè)計方法，有著廣泛的應(yīng)用前景，這也是目前邏輯分析儀的一個主要發(fā)展方向。 目前大多數(shù)計算機(jī)與外部顯示設(shè)備之間都是通過模擬 VGA 接口連接，計算機(jī)內(nèi)部以數(shù)字方式生成的顯示圖像信息，被顯卡中的數(shù)字 /模擬轉(zhuǎn)換器 轉(zhuǎn)變?yōu)?R、 G、Ｂ三原色信號和行、場同步信號，信號通過電纜傳輸?shù)斤@示設(shè)備中。 VGA在指定色版顏色時，一個顏色頻道有 6個 bit，紅、綠、藍(lán)各有 64種不同的變化，因此總共有 262,144種顏色。邏輯控制，數(shù)據(jù)處理部分 ，則由 FPGA 來完成。 VGA 顯示接口是視頻圖形陣列（ Video Graphics Array）接口的簡稱， 是微機(jī)系統(tǒng)使用的一種通用顯示接口。獨(dú)立式邏輯分析儀功能豐富，使用簡便，但價格卻比較昂貴。 Finally, the level at the system level, the bination of the various modules in together to form a 10input, six trigger, the sampling frequency is adjustable using the Universal VGA display logic analyzer. This design using FPGA chip and EDA design, cheap and practical realization of the logic analyzer, not only can greatly reduce the cost and production practices to meet changing needs. Key Words: VGA。分別實(shí)現(xiàn)信號的輸入整形、采集處理、工作狀態(tài)顯示和顯示數(shù)據(jù) DA 轉(zhuǎn)換。 基于一體機(jī)的思路，系統(tǒng)硬件分為五大部分，分別為信號輸入單元、 FPGA 核心處理單元、輸入控制單元和狀態(tài)顯示單元及 VGA 接口單元。 Then, the corresponding VHDL language design module, the paper analyzes the working principle of progressive scan VGA and, ultimately, the display of data。獨(dú)立式邏輯分析儀是將所有的測試軟件、運(yùn)算管理元件以及顯示單元，整合在一臺儀器之中。設(shè)計一款性能適中，價格便宜，操作方便的邏輯分析儀，成為目前一個實(shí)用的研究方向。 本方案不采用常用的基于虛擬邏輯儀的設(shè)計方法，而是以臺式一體機(jī)為設(shè)計思路，將信號采集，信號處理，信號顯示做成一個系統(tǒng)，特別是數(shù)據(jù)的顯示，采用 VGA 接口的顯示器來完成。但在 VGA下它只是簡單的 64種顏色一組的表格，每一種都可以單獨(dú)改變 —— 例如 EGA顏色的首兩個 bit代表紅色的數(shù)量，在 VGA中就不一定如此了。雖然液晶顯示器可以直接接收數(shù)字信號，但很多低端產(chǎn)品為了與 VGA 接口顯卡相匹配，因而采用 VGA 接口。 基于 VGA 顯示的邏輯分析儀的優(yōu)勢 小型實(shí)驗(yàn)室或者教育機(jī)構(gòu)，在進(jìn)行研發(fā)或者教學(xué)的過程中，對邏輯分析儀有很強(qiáng)的需求，但是成品臺式邏輯分析儀價格高昂，基于計算機(jī)的虛擬邏輯分析儀操作又比較復(fù)雜，使邏輯分析儀的應(yīng)用受到很大限制。 VGA 接口最終 可以將要顯示的數(shù)據(jù)直接送到顯示器上顯示，省去了計算機(jī)的處理過程，能加快數(shù)據(jù)的處理速度和節(jié)約硬件成本。重點(diǎn)介紹了 FPGA 最小系統(tǒng)、 VGA 接口電路。 九江學(xué)院學(xué)士學(xué)位論文 5 2 基于 VGA 顯示的邏輯分析儀的設(shè)計 總體方案的設(shè)計 根據(jù)一體化的設(shè)計思路，可以得出本設(shè)計 — 基于 VGA顯示的邏輯分析儀的總體結(jié)構(gòu)框圖如圖 。組成框圖如圖 所示。結(jié)構(gòu)框圖如圖 。 EP2C35F672 的特性如表 。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實(shí)體。 Quartus II 軟件的工程文件由所有的設(shè)計文件、軟件源文件以及完成其所需的相關(guān)文件組成。其最小系統(tǒng)包括配置電路、時鐘及復(fù)位電路和電源部分 。 （動態(tài)掃描） D A 轉(zhuǎn)換 端口 保護(hù) VGA 接口電路 為增加頻率的穩(wěn)定性，晶振供電電源增加了 LC 濾波電路。 電源由 5V電源經(jīng)過 芯片 穩(wěn)壓得到， FPGA 的內(nèi)核電壓需要的 ，則由 電源經(jīng) LP2996 穩(wěn)壓而得。本文設(shè)計了一種采用電阻分壓的方式進(jìn)行色彩信號的 DA 轉(zhuǎn)換。此時，就必須建立控制信號的輸入通道。其中與 FPGA 接口 為 DIG[7..0]和 SEG[7..0]。雙口 RAM 最大的特點(diǎn)是存儲數(shù)據(jù)共享。 （ 2）模塊設(shè)計方法 由設(shè)計要求可知，在設(shè)計過程中，既要存儲，又要讀取數(shù)據(jù)，因此，必須設(shè)計一個雙口 RAM。 VGA 逐行掃描的工作原理 VGA 采用逐行掃描的工作方式。當(dāng)行掃描完成一次時，以行掃描的溢出信號作為時鐘，每一個時鐘周期，對應(yīng)屏幕上的一行。 表 RGB 數(shù)據(jù)格式 RGB data format D7 D6 D5 D4 D3 D2 D1 D1 R2 R1 R0 G2 G1 G0 B1 B0 幾種常見顏色對應(yīng)數(shù)據(jù)格式及編碼如表 所示 。假設(shè) RAM 中的數(shù)據(jù)不變，則顯示區(qū)域每列讀出的數(shù)據(jù)都是相同的，現(xiàn)在要做的是在各通道對應(yīng)的位置顯示對應(yīng)通道的波形數(shù)據(jù)，當(dāng)場掃描計數(shù)器 vcount 的值為 8 時，判斷 D0 值，若為“ 1”輸出數(shù)據(jù)（指顯示波形的顏色數(shù)據(jù)）顯示，若為“ 0”則輸出背景色