【正文】 19 D=led(3)。 F:OUT std_logic。 use 。 else t:=t+1。 end process u1。event and clk=39。 use 。 else spks=39。 begin if fullspks39。139。 end if。039。 use 。） ToneTaba 模塊波形仿真圖如圖 10： 圖 10 Toaba 的波形仿真圖 3. Speakera（ 數(shù)控分頻器） 模塊： 原理： 數(shù)控分頻器的功能是當(dāng)在輸入端給定不同的輸入數(shù)時 ,將對 輸入的時鐘信號有不同的分頻比，數(shù)控分頻器是用計數(shù)值可并行 預(yù)置的加法計數(shù)器來完成的。code=0010。code=0110。code=0100。code=0010。code=0111。code=0101。code=0011。code=0001。 HIGH : out std_logic。 音符的持續(xù)時間需要根據(jù)樂曲的速度及每個音符的節(jié)拍數(shù)來確定， Toaba的功能首先是為 Speakera 提供決定所發(fā)音符的分頻預(yù)置數(shù)，而此數(shù)在 Speakera 輸入口停留的時間為此音符的節(jié)拍值。139。 architecture one of notetabs is ponent music port(address:in std_logic_vector(7 downto 0)。這個計數(shù)器的計數(shù)頻率選為 4HZ，即每一計數(shù) 值的停留時間為 秒，當(dāng)全音符設(shè)為 1秒時， 4 分音符持續(xù)時 間為 , 2 分音符持續(xù)的時間為 等等。 （ JTAG） ,主要用于 FPGA 芯片的數(shù)據(jù)下載。 分頻系數(shù) ，二進(jìn)制計數(shù)器計數(shù)的容量 N 和 預(yù)置數(shù)的 選取 分頻系數(shù) A=f0/音名頻率 分頻系數(shù) n=f0/音名頻率 /2 N〉 =MAX{分頻系數(shù) n} 由表 1可得最大分頻系數(shù)為 1274，因此 N=2048 為 2的 11次方。 3. EG7 模塊： SEG7 模塊是一個七段譯碼器，作用是在硬件上顯示音頻的高 低， 用 0到 7分別對應(yīng)空節(jié)拍 do、 ri、 mi、 fa、 suo、 la、 xi，高音時 ， LED 燈亮，數(shù)碼管顯示對應(yīng)數(shù)字。輸向 ToneTaba 中 Index[3..0]的值 ToneIndex[3..0]的輸出值與持續(xù)的時間由模塊 NoteTabs 決定。但是我們必須看到用超高速硬件描述語言 VHDL 的優(yōu)勢，它不僅具有良好的電路行為描述和系統(tǒng)描述的能力而且通俗易懂。 二 、總體框圖 系統(tǒng)設(shè)計方案： 方案一： 采用單個的邏輯器件組合實現(xiàn)。例如八個不同的音符是由八個不同的頻率來控制發(fā)出的，而采用方案一就需要運用不同的分頻器來對信號進(jìn)行不同程度的分頻。 1. Songer 模塊：此模塊包括 3 個小模塊，分別是 NoteTabs 模塊， ToneTab模塊和 Speakera 模塊。由于直接從數(shù)控分頻器中出來的輸出信號是脈寬極窄的脈沖式信號。 基準(zhǔn)頻率 f0 的選取 所有不同頻率的信號都是從同一個基準(zhǔn)頻 率 f0 分頻而得到的?！恫刹栉枨分凶疃痰囊舴麨樗姆忠舴绻舴某掷m(xù)時間為1s,則四分音符的持續(xù)時間為 ，二分音符持續(xù)的時間為 等等，只需再提供一個 4Hz 的時鐘頻率。 5 嵌入式存儲器資源支持多種存儲器應(yīng)用和 數(shù)字信號處理 (DSP)實現(xiàn) 專用 外部存儲器接口 電路，支持與 DDR FCRAM 和 SDRAM 器件以及 SDR SDRAM存儲器的連接。 use 。 end ponent。 end process。輸向 Toaba 中 Index[3..0]的值，ToneIndex[3..0]的輸出值與持續(xù)的時間由模塊 Notetabs 決定。 architecture one of ToneTaba is begin Search: process(Index) 11 begin case Index is When 0000=tone=11111111111。773 When 0010=tone=01110010000。1036 When 0100=tone=10000110101。1197 When 0110=tone=10100001010。1372 When 1000=tone=10110000010。1480 When 1010=tone=11000000110。1576 When 1100=tone=11001010110。1668 When 1110=tone=11011000000。1770 When others = null。 Speakera 對 clk 輸入信號的分頻比由 11 位預(yù)置數(shù) Tone[10..0]決定。 spks:out std_logic)。 14 count4:=0000。 begin if preclk39。039。 then count2:=not count2。 end if。 CLK12MHz,CLK8Hz: OUT std_logic)。 tmp:=not tmp。 begin if(clk39。 17 CLK8Hz=tmp。 A:OUT std_logic。 END SEG7。 G=led(0)。 Songer 模塊的程序為 : library ieee。 toneindex:out std_logic_vector(3 downto 0))。 tone:in std_logic_vector(10 downto 0)。 22 end。 回顧此次課程設(shè)計，從書籍，網(wǎng)絡(luò)不斷的尋找到設(shè)計電路，從拿到題目到完成整個設(shè)計，從理論到實踐，可以學(xué)到很多很多的的東西。對本論文（設(shè)計）的研究做出重要貢獻(xiàn)的個人和集體，均已在文中作了明確說明并表示謝意。圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準(zhǔn)用徒手畫 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁以上的雙面打印 4）圖表應(yīng)繪制于無格子的頁面上 5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計（論文） 2）附件：按照任 務(wù)書、開題報告、外文譯文、譯文原文（復(fù)印件）次序裝訂 3）其它