【正文】 老師的指導(dǎo)下進行的。使我在完成 畢業(yè) 設(shè)計的同時，對學(xué)習(xí)的專業(yè)基礎(chǔ)知識做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對相關(guān)的學(xué)科有了一定的了解和認識，獲益非淺。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 43 頁 共 47頁 編程下載 在 EDA 實驗箱上按照管腳配置進行連線，然后下載到 EDA 實驗箱上。b=x(1)。139。139。 加法器設(shè)計 其程序如下： library ieee。 cq=cqi。 end if。event and clk=39。 end jishu12。 其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調(diào)用測頻率時的譯碼模塊。 a=x(0)。 then if x4 then x=x+39。 begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 29 頁 共 47頁 process(clk,rst) begin if rst=39。 加法器設(shè)計 用加法器對計數(shù)器溢出脈沖進行計數(shù)，用加法器的后兩位二進制數(shù)值對被測信號進行相應(yīng)的分頻來實現(xiàn)量程切換。 when1000= led7s=1111111。 architecture one of decl7s is begin process(a) begin case a is when0000= led7s=0111111。 end process p2。shift=10。139。 architecture one of xu_dynamic is signal scan_clk:std_logic_vector(1 downto 0)。 entity xu_dynamic is port(clk,reset:in std_logic。但是，延時（導(dǎo)通頻率）也不是越小越好，因為 LED數(shù)碼管達到一定亮度需要一定時間。 then dout=din。 library ieee。 end case。 architecture behav of si_xuan_1 is signal x:std_logic_vector(1 downto 0)。 與非門，或非門和 異或門實現(xiàn) 3種譯碼狀態(tài)，與閘門模塊 連接電路圖 圖 14 編譯成功后進行仿真，其仿真波形如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 17 頁 共 47頁 波形圖 圖 15 該功能正確無誤后生成的元件符號圖如下圖所示。 end process。 q:out std_logic)。039。039。)。 cq:out std_logic_vector(3 downto 0)。 end if。)。 elsif clk39。 cout:out std_logic)。在閘門信號有效時間內(nèi)，對被測信號計數(shù)，即為信號的頻率。 end process。 end if。039。 entity jishu10 is port(clk,rst,en:in std_logic。 本頻率計設(shè)計還可以測量周期性信號，其基本原理與測量頻率的基本原理基本一樣，首先讓被測信號與標(biāo)準(zhǔn)信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把被測信號一個周期內(nèi) 標(biāo)準(zhǔn)基準(zhǔn)信號的脈沖計數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用 LED數(shù)碼顯示管顯示出來，顯示管的讀數(shù)就是被測信號以標(biāo)準(zhǔn)信號的周期為單位乘積的周期。 關(guān)鍵詞： FPGA 芯片、 VHDL 語言、數(shù)字頻率計、數(shù)字頻率計原理圖、 Max+plusII軟件、 EDA 技術(shù) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 2 頁 共 47頁 Design of Digital Cymometer Based on EDA Abstract: Digital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system not only can measure sine wave, square wave, triangle wave, sharp pulse signal and other have a period of the frequency of the signal of characteristic, and can also measure their been refitted, can measure pulse width, make into the number type vein breadth to measure an instrument。經(jīng)過改裝，可以測量脈沖寬度，做成數(shù)字式脈寬測量儀；可以測量電容做成數(shù)字式電容測量儀；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計價器等。具有體積小、可靠性高、功耗低的特點。s he various physical quantity carry on the physical volume small and dependable sex Gao and achievement to consume a low cymometer is the diagraph instrument of research production realm indispensabilities, such as calculator, munication equipments and audio frequency video frequency...etc..The digital cymometer that adopts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change the foundation that doesn39。 頻率計測量周期的原理圖 頻率計測量周期的原理圖如下： 頻率計測量周期的原理圖 圖 2 脈沖形成模塊 計數(shù)模塊 譯碼模塊 控制模塊 分頻模塊 量程切換模塊 被測信號 鎖存 清零 使能 基準(zhǔn)信號 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 6 頁 共 47頁 2 頻率計測量頻率的層次化設(shè)計方案 4 位十進制計數(shù)器模塊 4位十進制計數(shù)器模塊包含 4 個級聯(lián)十進制計數(shù)器，用來對施加到時鐘脈沖輸入端的待測信號產(chǎn)生的脈沖進行計數(shù)，十進制計數(shù)器具有集束使能、清零控制和進位擴展輸出的功能。 end jishu10。event and clk=39。139。編譯成功后進行仿真，其仿真波形如下： 仿真波形 圖 圖 3 在項目編譯仿真成功后，將設(shè)計的十進制計數(shù)器電路設(shè)置成可調(diào)用的元件廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 8 頁 共 47頁 ，用于以下的頂層設(shè)計。 a 75 進制計數(shù)器的程序如下 ： library ieee。 begin if rst=39。 then if en=39。 end if。 end behav。 architecture behav of jishu11 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。139。 end if。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 13 頁 共 47頁 end process。 begin process(clk) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 14 頁 共 47頁 begin if clk39。 編譯成功后生成如下元件圖： 生成 元件 圖 圖 10 將生成的 75進制計數(shù)器、 11 進制計數(shù)器、 10進制計數(shù)器和非門按下圖連接來得到1S高電平門閘信號。 use 。 case x is when00= y=c1。 編譯成功后進行仿真，其仿真波形如下圖： 波形圖 圖 17 其仿真波形真確無誤后生成元件符號圖如下圖所示。 din:in std_logic_vector(3 downto 0)。 end behav。 動態(tài)掃描顯示的 VHDL 源程序如下。 din3:in std_logic_vector(11 downto 8)。139。 scan_clk=scan(1 downto 0)。 when11=bus4=din4。 編譯成功后生成元件圖如下圖： 元件圖 圖 23 七段數(shù)碼管驅(qū)動電路的 VHDL 設(shè)計 library ieee。 when0011= led7s=1001111。 end case。 use 。039。039。 編譯成功后，生成如下元件： 元件圖 圖 28 將生成的加法器和觸發(fā)器按如下電路連接。 use 。139。139。 if cqi=11 then cout=39。 編譯成功后生成元件圖如 下： 元件圖 圖 34 本畢業(yè)設(shè)計 中測周期時選取的基準(zhǔn)信號頻率為 12Mz，為了得到不同周期的信號與被測信號進行比較來測量被測信號的周期，用八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138和已編程好生成的元件如下圖進行連接。 entity zhou_jiafa is port(clk,rst:in std_logic。)。)。 其仿真無誤后 ，生成可調(diào)用元件圖如下： 原價圖 圖 41 將生成的加法器和觸發(fā)器按如下電路連接。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 44 頁 共 47頁 結(jié) 論 本畢業(yè)設(shè)計 采用 VHDL 語言 進行編程 設(shè)計數(shù)字頻率計，并下載到 CPLD 中組成實際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可