【正文】 老師的指導(dǎo)下進(jìn)行的。使我在完成 畢業(yè) 設(shè)計(jì)的同時(shí)，對(duì)學(xué)習(xí)的專(zhuān)業(yè)基礎(chǔ)知識(shí)做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對(duì)相關(guān)的學(xué)科有了一定的了解和認(rèn)識(shí)，獲益非淺。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 43 頁(yè) 共 47頁(yè) 編程下載 在 EDA 實(shí)驗(yàn)箱上按照管腳配置進(jìn)行連線，然后下載到 EDA 實(shí)驗(yàn)箱上。b=x(1)。139。139。 加法器設(shè)計(jì) 其程序如下： library ieee。 cq=cqi。 end if。event and clk=39。 end jishu12。 其模塊與實(shí)現(xiàn)測(cè)量頻率時(shí)的功能一樣，該模塊調(diào)用測(cè)頻率時(shí)的譯碼模塊。 a=x(0)。 then if x4 then x=x+39。 begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 29 頁(yè) 共 47頁(yè) process(clk,rst) begin if rst=39。 加法器設(shè)計(jì) 用加法器對(duì)計(jì)數(shù)器溢出脈沖進(jìn)行計(jì)數(shù)，用加法器的后兩位二進(jìn)制數(shù)值對(duì)被測(cè)信號(hào)進(jìn)行相應(yīng)的分頻來(lái)實(shí)現(xiàn)量程切換。 when1000= led7s=1111111。 architecture one of decl7s is begin process(a) begin case a is when0000= led7s=0111111。 end process p2。shift=10。139。 architecture one of xu_dynamic is signal scan_clk:std_logic_vector(1 downto 0)。 entity xu_dynamic is port(clk,reset:in std_logic。但是，延時(shí)（導(dǎo)通頻率）也不是越小越好，因?yàn)?LED數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。 then dout=din。 library ieee。 end case。 architecture behav of si_xuan_1 is signal x:std_logic_vector(1 downto 0)。 與非門(mén)，或非門(mén)和 異或門(mén)實(shí)現(xiàn) 3種譯碼狀態(tài)，與閘門(mén)模塊 連接電路圖 圖 14 編譯成功后進(jìn)行仿真，其仿真波形如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 17 頁(yè) 共 47頁(yè) 波形圖 圖 15 該功能正確無(wú)誤后生成的元件符號(hào)圖如下圖所示。 end process。 q:out std_logic)。039。039。)。 cq:out std_logic_vector(3 downto 0)。 end if。)。 elsif clk39。 cout:out std_logic)。在閘門(mén)信號(hào)有效時(shí)間內(nèi)，對(duì)被測(cè)信號(hào)計(jì)數(shù)，即為信號(hào)的頻率。 end process。 end if。039。 entity jishu10 is port(clk,rst,en:in std_logic。 本頻率計(jì)設(shè)計(jì)還可以測(cè)量周期性信號(hào)，其基本原理與測(cè)量頻率的基本原理基本一樣，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過(guò)一個(gè)閘門(mén)，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把被測(cè)信號(hào)一個(gè)周期內(nèi) 標(biāo)準(zhǔn)基準(zhǔn)信號(hào)的脈沖計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來(lái)，最后用顯示譯碼器，把鎖存的結(jié)果用 LED數(shù)碼顯示管顯示出來(lái)，顯示管的讀數(shù)就是被測(cè)信號(hào)以標(biāo)準(zhǔn)信號(hào)的周期為單位乘積的周期。 關(guān)鍵詞： FPGA 芯片、 VHDL 語(yǔ)言、數(shù)字頻率計(jì)、數(shù)字頻率計(jì)原理圖、 Max+plusII軟件、 EDA 技術(shù) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 2 頁(yè) 共 47頁(yè) Design of Digital Cymometer Based on EDA Abstract: Digital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system not only can measure sine wave, square wave, triangle wave, sharp pulse signal and other have a period of the frequency of the signal of characteristic, and can also measure their been refitted, can measure pulse width, make into the number type vein breadth to measure an instrument。經(jīng)過(guò)改裝，可以測(cè)量脈沖寬度，做成數(shù)字式脈寬測(cè)量?jī)x；可以測(cè)量電容做成數(shù)字式電容測(cè)量?jī)x；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計(jì)價(jià)器等。具有體積小、可靠性高、功耗低的特點(diǎn)。s he various physical quantity carry on the physical volume small and dependable sex Gao and achievement to consume a low cymometer is the diagraph instrument of research production realm indispensabilities, such as calculator, munication equipments and audio frequency video frequency...etc..The digital cymometer that adopts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change the foundation that doesn39。 頻率計(jì)測(cè)量周期的原理圖 頻率計(jì)測(cè)量周期的原理圖如下： 頻率計(jì)測(cè)量周期的原理圖 圖 2 脈沖形成模塊 計(jì)數(shù)模塊 譯碼模塊 控制模塊 分頻模塊 量程切換模塊 被測(cè)信號(hào) 鎖存 清零 使能 基準(zhǔn)信號(hào) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 6 頁(yè) 共 47頁(yè) 2 頻率計(jì)測(cè)量頻率的層次化設(shè)計(jì)方案 4 位十進(jìn)制計(jì)數(shù)器模塊 4位十進(jìn)制計(jì)數(shù)器模塊包含 4 個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器，用來(lái)對(duì)施加到時(shí)鐘脈沖輸入端的待測(cè)信號(hào)產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。 end jishu10。event and clk=39。139。編譯成功后進(jìn)行仿真，其仿真波形如下： 仿真波形 圖 圖 3 在項(xiàng)目編譯仿真成功后，將設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器電路設(shè)置成可調(diào)用的元件廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 8 頁(yè) 共 47頁(yè) ，用于以下的頂層設(shè)計(jì)。 a 75 進(jìn)制計(jì)數(shù)器的程序如下 ： library ieee。 begin if rst=39。 then if en=39。 end if。 end behav。 architecture behav of jishu11 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。139。 end if。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 13 頁(yè) 共 47頁(yè) end process。 begin process(clk) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 14 頁(yè) 共 47頁(yè) begin if clk39。 編譯成功后生成如下元件圖： 生成 元件 圖 圖 10 將生成的 75進(jìn)制計(jì)數(shù)器、 11 進(jìn)制計(jì)數(shù)器、 10進(jìn)制計(jì)數(shù)器和非門(mén)按下圖連接來(lái)得到1S高電平門(mén)閘信號(hào)。 use 。 case x is when00= y=c1。 編譯成功后進(jìn)行仿真，其仿真波形如下圖： 波形圖 圖 17 其仿真波形真確無(wú)誤后生成元件符號(hào)圖如下圖所示。 din:in std_logic_vector(3 downto 0)。 end behav。 動(dòng)態(tài)掃描顯示的 VHDL 源程序如下。 din3:in std_logic_vector(11 downto 8)。139。 scan_clk=scan(1 downto 0)。 when11=bus4=din4。 編譯成功后生成元件圖如下圖： 元件圖 圖 23 七段數(shù)碼管驅(qū)動(dòng)電路的 VHDL 設(shè)計(jì) library ieee。 when0011= led7s=1001111。 end case。 use 。039。039。 編譯成功后，生成如下元件： 元件圖 圖 28 將生成的加法器和觸發(fā)器按如下電路連接。 use 。139。139。 if cqi=11 then cout=39。 編譯成功后生成元件圖如 下： 元件圖 圖 34 本畢業(yè)設(shè)計(jì) 中測(cè)周期時(shí)選取的基準(zhǔn)信號(hào)頻率為 12Mz，為了得到不同周期的信號(hào)與被測(cè)信號(hào)進(jìn)行比較來(lái)測(cè)量被測(cè)信號(hào)的周期，用八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138和已編程好生成的元件如下圖進(jìn)行連接。 entity zhou_jiafa is port(clk,rst:in std_logic。)。)。 其仿真無(wú)誤后 ，生成可調(diào)用元件圖如下： 原價(jià)圖 圖 41 將生成的加法器和觸發(fā)器按如下電路連接。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 44 頁(yè) 共 47頁(yè) 結(jié) 論 本畢業(yè)設(shè)計(jì) 采用 VHDL 語(yǔ)言 進(jìn)行編程 設(shè)計(jì)數(shù)字頻率計(jì)，并下載到 CPLD 中組成實(shí)際電路，這樣可以簡(jiǎn)化硬件的開(kāi)發(fā)和制造過(guò)程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可