【正文】 少量的CMOS電路。2．整理分析實驗結(jié)果，總結(jié)集電極開路門和三態(tài)輸出門的優(yōu)缺點。逐個測試集成塊中四個門的邏輯功能，記入表42中。接通電源，用邏輯開關(guān)改變兩個OC門的輸入狀態(tài)，先使OC門“線與”輸出高電平，調(diào)節(jié)RW至使UOH=，測得此時的RL即為RLmax，再使電路輸出低電平UOL=，測得此時的RL即為RLmin。圖44（b）為74LS125引腳排列。（2）實現(xiàn)多路信息采集，使兩路以上的信息共用一個傳輸通道（總線）。因此，通常不允許將它們的輸出端并接在一起使用。測試時，選好某一個14P插座，插入被測器件，其輸入端A、B接邏輯開關(guān)的輸出端插口，其輸出Z接至邏輯筆的輸入口，撥動邏輯電平開關(guān)，測試各輸出端的電位及邏輯狀態(tài)，并記入表31中。（4）在裝接電路，改變電路連接或插、撥電路時，均應(yīng)切斷電源，嚴(yán)禁帶電操作。各集成塊的邏輯功能與真值表參閱教材及有關(guān)資料。CMOS集成電路的主要優(yōu)點：（1）功耗低，其靜態(tài)工作電流在10－9A數(shù)量級，是目前所有數(shù)字集成電路中最低的，而TTL器件的功耗則大得多。當(dāng)R＜680Ω時，輸入端相當(dāng)于邏輯“0”；當(dāng)R＞，輸入端相當(dāng)于邏輯“1”。2．電源電壓使用范圍為+～+，實驗中要求使用UCC=+5V。1．驗證TTL集成與非門74LS20的邏輯功能輸 入輸 出AnBnCnDnY111110111101111011110表21 圖26 與非門邏輯功能測試電路門的四個輸入端接邏輯開關(guān)輸出插口，以提供“0”與“1”電平信號，開關(guān)向上，輸出邏輯“1”，向下為邏輯“0”。NOL的測試電路如圖23所示，門的輸入端全部懸空，輸出端接灌電流負(fù)載RL，調(diào)節(jié)RL使IOL增大，VOL隨之增高，當(dāng)VOL達(dá)到VOLm（）時的IOL就是允許灌入的最大負(fù)載電流，則NOL= 通常NOL＞8（4）電壓傳輸特性門的輸出電壓Uo隨輸入電壓Ui而變化的曲線Uo=f（Ui）稱為門的電壓傳輸特性，通過它可讀得門電路的一些重要參數(shù)，如輸出高電平UOH、輸出低電平UOL、關(guān)門電平Uoff、開門電平VON、閥值電平UT及抗干擾容限UNL、UNH等值。 （a） （b） （c） （d） 圖22 TTL與非門靜參數(shù)測試電路圖 （2）低電平輸入電流IiL和高電平輸入電流IiHIiL是指被測輸入端接地，其余輸入端懸空時，由被測輸入端流出的電流值。ICCL是指所有輸入端懸空，輸出端空載時，電源提供器件的電流。六、預(yù)習(xí)要求與思考1．如何由+5V和－5V直流穩(wěn)壓電源獲得+3V～－3V連續(xù)可調(diào)的電源。（3）去掉Cb，在輸出端接入負(fù)載電容CL=30PF，觀察并記錄輸出波形的變化情況。三、實驗儀器與器件請仔細(xì)查看數(shù)字電路實驗箱的結(jié)構(gòu)：直流穩(wěn)壓電源、信號源、邏輯開關(guān)，電平顯示，元器件位置的布局及其使用方法。當(dāng)v1負(fù)躍變時，Rb1再次被短路，使T迅速截止，也大大縮短了ts和tf，可見Cb僅在瞬態(tài)過程中才起作用，穩(wěn)態(tài)時相當(dāng)于開路，對電路沒有影響。當(dāng)管子選定后，減小正向?qū)娏骱驮龃蠓聪蝌?qū)動電流，可加速電路的轉(zhuǎn)換過程。2．掌握限幅器和鉗位器的基本工作原理二、實驗原理1．晶體二極管的開關(guān)特性由于晶體二極管具有單向?qū)щ娦?，故其開關(guān)特性表現(xiàn)在正向?qū)ㄅc反向截止這兩種不同狀態(tài)的轉(zhuǎn)換過程?？梢娋w管T的集電極電流ic和輸出電壓vo的波形已不是一個理想的矩形波，其起始部分和平頂部分都延遲了一段時間，其上升沿和下降沿都變得緩慢了，如圖12所示。因為Vcc＞E，當(dāng)vo超過E后，二極管D導(dǎo)通，使vo的最高值被箝位在E，從而縮短vo波形的上升邊沿，而且上升邊的起始部分又比較陡，所以大大縮短了輸出波形的上升時間tr。1．二極管反向恢復(fù)時間的觀察按圖14接線，E為偏置電壓（0～2V可調(diào)）（1）輸入信號vi為頻率f=20KHZ方波，E調(diào)至0V，用雙蹤示波器觀察和記錄輸入信號vi和輸出信號vo的波形，并讀出存貯時間ts和下降時間tf的值。3．二極管限幅器圖15 三極管開關(guān)特性實驗電路 圖16 二極管限幅器按圖16接線，輸入v1為f=20KHZ，Vpp=4V的正弦波，令E=2V，1V，0V，－1V，觀察輸出波形，并列表記錄。其邏輯符號及引腳排列如圖21（a）、（b）、（c）所示。器件的最大功耗為PCCL=。在多級門電路中，它相當(dāng)于前級門輸出高電平時，前級門的拉電流負(fù)載，其大小關(guān)系到前級門的拉電流負(fù)載能力，希望IiH小些。（a） 傳輸延遲特性 （b） tpd的測試電路 圖25圖25(a)中的tpdL為導(dǎo)通延遲時間，tpdH為截止延遲時間，平均傳輸延時時間為tpd=(tpdL+tpdH)tpd的測試電路如圖25(b)所示，由于TTL門電路的延遲時間較小，直接測量時對信號發(fā)生器和示波器的性能要求較高，故實驗采用測量由奇數(shù)個與非門組成的環(huán)形振蕩器的振蕩周期T來求得。2．74LS20主要參數(shù)的測試（1）分別按圖22，23，25（b）接線，將測試結(jié)果記入表22中。但易受外界干擾，導(dǎo)致電路的邏輯功能不正常。否則不僅會使電路邏輯功能混亂，并會導(dǎo)致器件損壞。（4）電源電壓范圍廣，可在+3V～+18V范圍內(nèi)正常運行。CMOS電路的使用規(guī)則如下：（1）UDD接電源正極，USS接電源負(fù)極（通常接地），不得接反。c．所有的測試儀器必須良好接地。然后測定“與門”和“或非門”對連續(xù)脈沖的控制作用。OC與非門的輸出管T3是懸空的，工作時，輸出端必須通過一只外接電阻RL和電源EC相連接，以保證輸出電平符合電路要求。圖43所示電路由n個OC與非門“線與”驅(qū)動有m個輸入端的N個TTL與非門，為保證OC與非門輸出電平符合邏輯要求，負(fù)載電阻RL阻值的選擇范圍為RLmax=RLmin=式中：IOH——OC門輸出管截止時（輸出高電平UOH）的漏電流（約50μA）ILM——OC門輸出低電平UOL時允許最大灌入負(fù)載電流（約20mA）IiH——負(fù)載門高電平輸入電流（＜50μA）IiL——負(fù)載門低電平輸入電流（＜）EC——RL外接電源電壓n— —OC門個數(shù)N——負(fù)載門個數(shù)m——接入電路的負(fù)載門輸入端總個數(shù)RL值須小于RLmax，否則UOH將下降，RL值須大于RLmin，否則UOL將上升，又RL的大小會影響輸出波形的邊沿時間，在工作速度較高時，RL應(yīng)盡量選取接近RLmin。圖45所示，電路中把若干個三態(tài)TTL電路輸出端直接連接在一起構(gòu)成三態(tài)門總線，使用時，要求只有需要傳輸信息的三態(tài)控制端處于使能態(tài)（E=0）其余各門皆處于禁止?fàn)顟B(tài)（E=1）。*（3）用OC電路作TTL電路驅(qū)動CMOS電路的接口電路，實現(xiàn)電平轉(zhuǎn)換。記錄實驗結(jié)果。二、實驗原理1．TTL電路輸入輸出電路性質(zhì)當(dāng)輸入端為高電平時，輸入電流是反向二極管的漏電流，電流極小。3．集成邏輯電路的銜接在實際的數(shù)字電路系統(tǒng)中總是將一定數(shù)量的集成邏輯電路按需要前后連接起來。既要使用此系列又要提高其驅(qū)動能力時，可采用以下兩種方法a．采用CMOS驅(qū)動器，如CC4049，CC4050是專為給出較大驅(qū)動能力而設(shè)計的CMOS電路。插入74LS00，R取為100Ω，高電平輸出時，RW取470Ω，低電平輸出時，RW取10KΩ，高電平測試時應(yīng)測量空載到最小允許高電平（）之間的一系列點；低電平測試時應(yīng)測量空載到最大允許低電平（）之間的一系列點。最后用1/4 74HC00代替1/4 CC4001，測試其輸出電平及系統(tǒng)的邏輯功能。還可以組合成更復(fù)雜的邏輯關(guān)系。 （a） （b） 圖62 1 型靜態(tài)險象進一步研究得知，對于任何復(fù)雜的按“與或”或“或與”函數(shù)式構(gòu)成的組合電路中，只要能成為A+A或AA的形式，必然存在險象。3．分析、測試全加器的邏輯電路（1）寫出圖65電路的邏輯表達(dá)式 S= X1= X2= X3= Di= Gi= 圖65 由與非門組成的全加器電路（2）列出真值表AiBiDi1SX1X2X3DiGi000010100110001011101111（3）根據(jù)真值表畫出邏輯函數(shù)Si、Ci的卡諾圖 Bi Bi Di－1 Di－1 Ai 00 01 11 10 Ai 00 01 11 10 0 0 1 1 Di= Gi=（4）按圖65要求，選擇與非門并接線，進行測試，將測試結(jié)果填入下表，并與上面真值表進行比較邏輯功能是否一致。5．觀察冒險現(xiàn)象按圖66接線，當(dāng)B=1，C=1時，A輸入矩形波（f=1MHZ以上），用示波器觀察Z輸出波形。實驗七 組合邏輯電路的設(shè)計與測試一、實驗?zāi)康恼莆战M合邏輯電路的設(shè)計與測試方法二、實驗原理1．使用中、小規(guī)模集成電路來設(shè)計組合電路是最常見的邏輯電路。表71D0000000011111111A0000111100001111B0011001100110011C0101010101010101Z0000000100010111表72 DABC 000111100001111111101由卡諾圖得出邏輯表達(dá)式，并演化成“與非”的形式。當(dāng)用鑰匙開箱時（E=1），如果輸入代碼符合該鎖設(shè)定的代碼，保險箱被打開（Z1=1），如果不符，電路將發(fā)出報警信號（Z2=1）。39。變量譯碼器（又稱二進制譯碼器），用以表示輸入變量的狀態(tài)，如2線4線、3線8線和4線16線譯碼器。若利用使能端中的一個輸入端輸入數(shù)據(jù)信息，器件就成為一個數(shù)據(jù)分配器（又稱多路分配器），如圖82所示。 （a） （b）圖85 CC4028邏輯圖及引腳功能此外，CC4028沒有使能端，因此不能作多路分配器使用。驅(qū)動共陰極LED數(shù)碼管。四位數(shù)碼管可接受四組BCD碼輸入。5．二—十進制譯碼器選取二—十制譯碼器CC4028，按實驗原理的說明，自擬實驗線路，進行實驗和記錄。二、實驗原理觸發(fā)器具有兩個穩(wěn)定狀態(tài)，用以表示邏輯狀態(tài)“1”和“0”，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)，它是一個具有記憶功能的二進制信息存貯器件，是構(gòu)成各種時序電路的最基本邏輯單元。 圖92 74LS112雙JK觸發(fā)器引腳功能及邏輯符號JK觸發(fā)器的狀態(tài)方程為Qn+1=JQn+KQnJ和K是數(shù)據(jù)輸入端，是觸發(fā)器狀態(tài)更新的依據(jù)，若J、K有兩個或兩個以上輸入端時，組成“與”的關(guān)系。如雙D（74LS74，CC4013），四D（74LS175，CC4042），六D（74LS174 CC14174），八D（74LS374）等。所以，若將T觸發(fā)器的T端置1，如圖94（b）所示，即得T，觸發(fā)器。自擬表格并記錄之。表95JKCPQn+1Qn =0Qn =1000→11→0010→11→0100→11→0110→11→0測試方法同實驗內(nèi)容3），記錄之。圖97是用雙JK觸發(fā)器組成的單發(fā)脈沖發(fā)生器，以供設(shè)計時參考。根據(jù)計數(shù)制的不同，分為二進制計數(shù)器，十進制計數(shù)器和任意進制計數(shù)器。