【正文】 5 : led1=839。 1 : led1=839。 L_7 : 基于 FPGA 的音樂流水燈設(shè)計 24 NUM=339。 L_5 : NUM=339。 H_1 : NUM=339。d36402, //中音 3 M_5 = 1739。 reg [7:0] led1。 endcase end else stop=1。 839。d138,839。 839。d127,839。d122,839。 839。d111,839。d106: count_end = M_6。 839。d94,839。d89: count_end = M_1。d83,839。d77,839。d71,839。d65: count_end = M_5。d59,839。d53,839。 839。d42: count_end = M_5。d36： count_end = M_6。d30,839。 839。d19: count_end = M_3。d14: count_end = M_2。d8: count_end = M_1。 839。 if(state2 == 839。h0。d133: count_end = L_5。d128: count_end = L_5。d124: count_end = M_1。 839。d113: count_end = L_6。 839。d103,839。d98: count_end = L_6。d93： count_end = L_6。d88: count_end = L_6。 839。 839。 839。d69: count_end = L_7。 839。 839。 839。d49: count_end = L_3。 839。d38,839。d33,839。 839。 839。d17,839。d12: count_end = L_3。d7: count_end = L_6。d1,839。 else begin count = 439。 stop=1。b00。d36402, //中音 3 M_5 = 1739。 parameter L_2 = 1739。 //三個控制按鍵輸入 output [16:0]t。 endmodule 按鍵模塊仿真結(jié)果 基于 FPGA 的音樂流水燈設(shè)計 12 總結(jié)按鍵模塊 消 抖是為了避免在按鍵按下或是抬起時電平劇烈抖動帶來的影響。b111。 reg [19:0] t。 基于 FPGA 的音樂流水燈設(shè)計 10 按鍵模塊 在按鍵按下的 10ms 中之內(nèi)，按鍵信號會發(fā)生抖動，如下圖所示： 也就是在按下 的 10ms 內(nèi)，按鍵信號類似于多次被按下，這是我們不想得到的結(jié)果，為了避免按鍵抖動，就需要每 20ms 檢測一次按鍵值。b1。 分析復(fù)位模塊代碼 module reset(clk,rst,rst0)。 play i3(.clk(clk),.rst(rst0),.key(keyout),.t(t),.stop(stop))。 output beep。 . 軟件介紹 Modelsim 仿真工具是 Model 公司開發(fā)的。 QuartusII 還采用新的分配特性，如何多選信號和一次改變一組信號的屬性，設(shè)計者更容易建立和管理引腳的分配。設(shè)計者在實現(xiàn)最終掩膜器件之前，獲得 Hard Copy 器件的性能、功耗、邏輯單元布局以及 I/O分配。 1992年， OVI決定致力于推廣 Verilog OVI標(biāo)準(zhǔn)成為 IEEE標(biāo)準(zhǔn)。 Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。典型的 PLD 由“與”、“非”陣列組成，用“與或”表達式來實現(xiàn)任意組合邏輯，所以 PLD 能以乘積和形式完成大量的邏輯組合。 1985年 ,Xilinx公司推出了現(xiàn)場可編程門陣列 FPGA,這是一種采用單元型結(jié)構(gòu)的新型PLD器件 。 隨后出現(xiàn)了可編程陣列邏輯PAL(ProgrammableArrayLogic),PAL 由可編程的與陣固定的或陣列組成 ,采用熔絲編程方式 ,它的設(shè)計比較靈活 ,器件速度快 ,因而成為第一個得到普遍應(yīng)用的 PLD 器件?；?FPGA的大型電子系統(tǒng)都需要通過 LED或是蜂鳴器來檢測系統(tǒng)正確性，所以本課題所研究的就可以無縫地嵌入到FPGA系統(tǒng)中。由于具有以上這些特點，Verilog HDL 語言已經(jīng)被絕大多數(shù)的 IC設(shè)計者所采用。 實現(xiàn)預(yù)期目標(biāo)的 可行性分析 ： 通過對相關(guān)原理的理解， FPGA工作原理的理解，通過按下不同的按鍵，來選定指定要播放的歌曲 ,同時 FPGA控制 LED閃爍。 專 業(yè) ： 電子信息工程 題 目 ： _ 基于 FPGA 的音樂流水燈設(shè)計 工作進程 起止時間 工 作 內(nèi) 容 2020 年 3月 4日 ~ 3月 18 日 查閱資料，撰寫開題報告； 2020 年 3月 19日 ~ 4 月 4 日 掌握 Verilog 語言以及 FPGA 硬件 的相關(guān)知識 ； 2020年 4月 5日 ~ 4 月 30日 基于 quartus2軟件 使用 Verilog語言 進行編程， 注意語言的轉(zhuǎn)換，二進制轉(zhuǎn)換成十六進制（ 不同 音階與特定頻率的方波信號對應(yīng) ） 2020 年 5月 1日 ~ 5月 14 日 設(shè)計相應(yīng)程序，通過 quartus2仿真 實現(xiàn)系統(tǒng)功 能 2020 年 5月 15日 ~ 6 月 6 日 撰寫論文，準(zhǔn)備答辯； 2020 年 6月 7日 ~ 6月 14 日 畢業(yè)答辯。 要求： 1. 掌握 對應(yīng) FPGA 芯片 的內(nèi)部結(jié)構(gòu)及引腳功能； 2. 設(shè)計音樂流水燈控制系統(tǒng)，包括播放、控制模塊； 3． 存儲 2 首樂曲，設(shè)計相應(yīng)程序，通過仿真實現(xiàn)系統(tǒng)功能。基于 FPGA的大型電子系統(tǒng)都需要通過 LED或是蜂鳴器來檢測系統(tǒng)的正確性，所以本課題所研究的就可以無縫地嵌入到 FPGA系統(tǒng)中、 2． 本課題需要重點研究的關(guān)鍵問題、解決的思路及實現(xiàn)預(yù)期目標(biāo)的可行性分析 關(guān)鍵問題 ： 1： FPGA芯片內(nèi)部硬件 工作原理 2： 音樂播放的基本原理 3： verilog語言 編程部分 解決的思路： 首先應(yīng)該熟悉 FPGA內(nèi)部硬件的工作原理和 音樂播放的基本原理 ，如果按下鍵，再利用外部 按鍵傳遞信號給 FPGA，這些信號可以實現(xiàn)音樂的播放和控制， FPGA解析按鍵傳遞過來的信號，再通過 FPGA內(nèi)部的延時， 使得蜂鳴器所對應(yīng)的的 FPGA芯片端口輸出高低電平的持續(xù)時間與音樂的音階相對應(yīng)，這就達到蜂鳴器發(fā)出預(yù)定的聲音 ，同理可以 點亮相應(yīng) LED。在各種設(shè)計工具（如仿真驗證、時序分析、測試分析和綜合）里面，它采用標(biāo)準(zhǔn)的文本格式，具有多層次的抽象。 當(dāng)然，用 FPGA實現(xiàn)音樂流水燈有多種方法，有用 HDL語言描述的組合、時序邏輯電路來實現(xiàn)，更高級一點的就是在 FPGA的 NIOS處理器來完成。 PLD 器件最早是 20 世紀(jì) 70 年代中期出現(xiàn)的可編程邏輯陣列PLA(ProgrammableLogicArray),PLA 在結(jié)構(gòu)上由可編程的與陣列和可編程的或陣列構(gòu)成 ,陣列規(guī)模比較小 ,編程也很煩瑣 ,并沒有得到廣泛應(yīng)用 。 CPLD是當(dāng)前的主流 PLD 器件之一 。 第 2 階段出現(xiàn)了結(jié)構(gòu)上稍微復(fù)雜的可編程陣列邏輯 (PAL) 和通用陣列邏輯 (GAL) 器件，正式被稱為 PLD，能夠完成各種邏輯運算功能。 Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。語言從 C編程語言中繼承了多種操作符和結(jié)構(gòu)。 Open Verilog International（ OVI）是促進 Verilog發(fā)展的國際性組織。 Quartus II 軟件可在 CPLD/FPGA 開發(fā)中提供 Hard Copy掩膜器件的設(shè)計性能參數(shù)。設(shè)計者不需要重 新編譯設(shè)計來檢查 I/O 分配的有效性。 QuartusII 支持的第三方工具中，綜合工具包括很多，仿 真工具也有很多。 基于 FPGA 的音樂流水燈設(shè)計 7 input [2:0] key。 key i2(.clk(clk),.rst(rst0),.key(key),.keyout(keyout))。 復(fù)位模塊 在數(shù)字電路系統(tǒng)里面，無論是大系統(tǒng)還是小一點的系統(tǒng)，復(fù)位模塊都是必不可少的，以防止 FPGA 運行到不是預(yù)期的狀態(tài)，按 下復(fù)位鍵，便可以回歸到初試狀態(tài)，極大地保證了系統(tǒng)的穩(wěn)定性。 end else begin 基于 FPGA 的音樂流水燈設(shè)計 9 c2=139。由于異步復(fù)位與同步復(fù)位都存在弊端，所以就采用“異步復(fù)位、同步釋放”的方法。 //處理后的按鍵信號 reg [2:0] key1,key2。 end end always(posedge clk or negedge rst) begin if(!rst) key2=339。key2[2]。 //時鐘信號和復(fù)位信號輸入 input[2:0]key。 reg [23:0] count。d40865, //中音 2 M_3 = 1739。 else if(key[2]) state=239。 state2=0。b1。 end case(state1) 839。 839。 839。d16,839。d21: count_end = M_5。d26： count_end = M_2。d32,839。 839。d43: count_end = L_6。d48,839。d53: count_end = L_5。d58: count_end = L_5。h0。d68,839。d73: count_end = M_1。d79: count_end = L_5。d83: count_end = L_3。 839。d92,839。 839。 839。d108: count_end = M_2。 839。d118: count_end = L_3。 839。 839。d132,839。 default:count_end = 1739。d0。d1: count_end = L_5。d7,839。d13,839。d18,839。d24: count_end = M_1。d29,839。d35,839。d41,839。d47: count_end = M_1。 839。d58,839。d64,839。d70,839。d76,839。 839。 839。 839。d100: count_end = M_3。d105,839。 839。d116: count_end = M_5。 839。 839。d132: count_end = M_1。 839。d143: count_end = M_1。h0。 output [7:0] led。d40865, //中音 2 M_3 = 1739。d1。d3。d6。b0000_0000。b0000_1111。 endmodule 流水燈模塊 modelsim 仿真結(jié)果 基于 FPGA 的音樂流水燈設(shè)計 25 總結(jié)流水燈模塊 輸入有系統(tǒng)時鐘、異步復(fù)位信號和頂層模塊傳遞過來的計數(shù)值，輸出就板子外接流水燈的端口。 reg [3:0] ge,shi,bai,qian。d50618, //低音 7 M_1