【正文】 上面的Quartus II設(shè)計流程相對照的標準的EDA開發(fā)流程。在仿真前，需要利用波形編輯器編輯一個波形激勵文件。例如各類片上存儲器、DSP模塊、LVDS驅(qū)動器、PLL以及SERDES和DDIO電路模塊等。Quartus II也可利用第三方綜合工具，并能直接調(diào)用第三方綜合工具。每條長線中間有可編程分離開關(guān)，使長線分成兩條獨立的連線通路，每條連線只有陣列的寬度或高度的一半。IOB輸出端配有兩只MOS管，它們的柵極均可編程，是MOS管導通或截止，分別經(jīng)上拉電阻和下拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負載能力。每個IOB控制一個引腳，可被配置為輸入、輸出或雙向I/O功能。G、F和H組合起來，可實現(xiàn)多達9變量的組合邏輯函數(shù)。在這種集成化設(shè)計環(huán)境中，使用統(tǒng)一的數(shù)據(jù)管理系統(tǒng)與完善的通訊管理系統(tǒng)，由若干相關(guān)的設(shè)計小組共享數(shù)據(jù)庫和知識庫，并行地進行設(shè)計，而且在各種平臺之間可以平滑過渡。通過這些信息，設(shè)計者能更進一步進行綜合與優(yōu)化，并保證所有的修改只會提高性能而不會對版圖設(shè)計帶來負面影響。 EDA的主要特征高層綜合的理論與方法取得較大進展，將EDA設(shè)計層次由RT級提高到了系統(tǒng)級（又稱行為級），并劃分為邏輯綜合和測試綜合。又由于此設(shè)計的時基電路部分采用555作為頻率源，其本身的精度就不是很高，致使系統(tǒng)精度降低。采用此種發(fā)法，設(shè)計者的工作僅限于利用軟件的方式來完成對系統(tǒng)硬件功能的描述，在EDA工具的幫助下和應用相應的FPGA/CPLD器件，就可以得到最后的設(shè)計結(jié)果。我們使用完成定時功能；使用完成計數(shù)功能，當AT89C2051的輸入待測的脈沖序列時，在脈沖低電平時，引起中斷，進行定時，計數(shù)測脈寬。進而算出。 基于定時/計數(shù)器測量脈沖寬度的一般原理及采用的方法上一節(jié)介紹了用示波器測量脈沖參數(shù)的方法，然而，示波器有時候并不能測出脈沖的寬度及周期，如：當測量低頻信號（例如1Hz一下低頻信號）時，示波器往往無法讀出。關(guān)于脈沖信號參數(shù)的測量，過去常用的有以下幾種方法： 用示波器直接測量脈沖寬度 首先調(diào)節(jié)示波器延遲控制，使得軌跡的上升沿通過中心水平標尺和某一垂直標尺線的交點。我國的脈沖寬度測量技術(shù)其實不是落后于發(fā)達國家太多的，我國在這個領(lǐng)域的發(fā)展是極其迅速的，現(xiàn)在的技術(shù)實際已是經(jīng)過了多年來的考驗。在當今數(shù)字信息時代，脈沖寬度測量是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可或缺的一項技術(shù)手段。圖22是現(xiàn)實的矩形脈沖波形，它與理想脈沖之間存在一定的差異，可以認為是梯形脈沖。在脈沖的幅度、周期、上升時間、下降時間、寬度等眾多參數(shù)中，脈沖寬度這個參數(shù)顯得尤為重要。首先，利用Quartus II 提供的鎖相環(huán)模塊（PLL）生成四路一次相差900相位的250MHz的時鐘信號，然后利用Quartus II 提供的計數(shù)模塊（COUNTER）產(chǎn)生四個計數(shù)模塊，分別由計數(shù)時鐘信號CLK0，CLK90，CLK180和CLK270驅(qū)動，在脈沖寬度內(nèi)進行計數(shù)。除了文中特別加以標注引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。關(guān)鍵詞：脈沖寬度、脈沖計數(shù)法、EDA技術(shù)、FPGA、Quartus II。 脈沖及脈沖參數(shù)測量的理論與定義 脈沖的簡單定義脈沖即一種電壓或者電流的短暫沖擊。如圖24中的A。特別是在當前，半導體工藝水平已經(jīng)達到亞微米量級，芯片集成高達千兆位，時鐘頻率也在向著千兆赫茲以上發(fā)展，數(shù)據(jù)傳輸位數(shù)達到每秒幾十億次，對時間和脈寬的測量精度也提出了更高的要求，需要更高準確度的時頻基準和更精密的測量技術(shù)。我國的CD、VCD、DVD和數(shù)字音響廣播等新技術(shù)已開始大量進入市場。記下屏幕上顯示的延遲時間。晶振譯碼顯示分頻器主控計數(shù)器主控門脈沖信號 圖32 計數(shù)法測量脈沖寬度原理框圖 設(shè)為上述被測脈沖寬度的實測值，則 式(32) 式(33) 式(34)就是計數(shù)器法的實際誤差，其中是被測脈沖寬度的實際值；是計數(shù)脈沖周期；N是計數(shù)脈沖的有效個數(shù)；和是反映測量誤差的兩個零頭時間。測量時，被測脈沖寬度主體部分的計數(shù)測量，和時間段的電容充放電控制、數(shù)值計算處理及測量結(jié)果顯示輸出都可由單片機完成，從而大大提高測量的精準度和自動化過程。假設(shè)在這段時間內(nèi)計數(shù)器總的計數(shù)值為，則所測該脈沖寬度為 式(34)將一次測量結(jié)果存入相應RAM單元中。例如采用50MHz的高頻時鐘，最大誤差為20ns?；贔PGA脈寬測量的相關(guān)技術(shù)與開發(fā)工具 EDA的簡單介紹及主要特征 EDA的簡單介紹EDA（Electronic Design Automation）：電子設(shè)計自動化，顧名思義，是一種以計算機為工具代替人工的數(shù)字電子系統(tǒng)。測試綜合是保證電子系統(tǒng)設(shè)計結(jié)果穩(wěn)定可靠工作的必要條件，也是對設(shè)計進行驗證的有效方法。隨著ASIC的規(guī)模與復雜性的增加，測試難度與費用急劇上升，由此產(chǎn)生了將可測性電路結(jié)構(gòu)制作在ASIC芯片上的想法，于是集成到EDA系統(tǒng)中。 可編程邏輯塊CLBCLB是FPGA的主要組成部分，是實現(xiàn)邏輯功能的基本單元。D觸發(fā)器輸入可為G?、F?、H?和DIN四個中的一個，從XQ和YQ輸出。D觸發(fā)器可通過編程來確定是邊沿觸發(fā)還是電平觸發(fā)，且由于配置有獨立的時鐘，也可選擇上升沿或者下降沿有效。 單長度線是貫穿CLB之間的八條垂直和水平金屬線段，在這些金屬線段的交叉點處是可編程開關(guān)矩陣PSM。 開發(fā)工具Quartus II簡介 Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應商之一?？梢酝ㄟ^Start Compilation來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。Quartus II支持層次化設(shè)計，可以在一個新的便捷輸入環(huán)境中對使用不同輸入設(shè)計方式完成的模塊（元件）進行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計的問題。當檢測到P_IN端有脈沖輸入時檢測模塊就會輸出1,否則為0,輸給計數(shù)模塊的EN端,當各位累計到9時,會向十位進位,以此類推到萬位。 數(shù)字移相技術(shù) 測量脈沖寬度最常用的方法是脈沖計數(shù)法。根據(jù)前面介紹的脈沖計數(shù)法可知，測量結(jié)果的最大誤差為等效時鐘的時鐘周期，也即是時鐘信號CLK0的時鐘周期的1/4，通過這樣的方式可以在不提高計數(shù)時鐘頻率的前提下，達到減小測量誤差、提高計時精度的目的。其中，輸入引腳pulse為待測脈沖信號，輸入引腳clr為計數(shù)模塊清零信號，輸出引腳width為測量到的脈沖寬度輸出端。致 謝 在畢業(yè)論文即將完成之際，四年的大學生活也已落下帷幕，在這四年期間學到很多專業(yè)課知識，同時也學到很多做人做事的道理，在這四年期間學到的一切也將成為我今后學習和生活源源不竭