【正文】 m8: in std_logic_vector(12 downto 0)。end process。m66)。f4=(m4(11)amp。m1)+(m11(11)amp。m88=LUT1BU(ADD8(3 downto 0))。m44=LUT1(ADD4(3 downto 0))。m00=LUT1(ADD0(3 downto 0))。entity firrom isport(ADD0,ADD1,ADD2,ADD3,ADD4:in std_logic_vector(7 downto 0)。高四位和低四位 LUT輸出數(shù)據(jù)要拼在一起，具體程序如下：library ieee。when 1101=m:=x025。when 0101=m:=xfe9。package FIR_ROM1 isfunction LUT1(y: in std_logic_vector(3 downto 0))return std_logic_vector。end if。y8=b7(8)amp。y7=b7(7)amp。y6=b7(6)amp。y5=b7(5)amp。y4=b7(4)amp。y3=b7(3)amp。y2=b7(2)amp。y1=b7(1)amp。then下面產(chǎn)生的 8位位矢量將作為 LUT的地址y0=b7(0)amp。a6)+(a14(0)amp。a11)。amp。輸入寄存器clk :in std_logic。end one。a5=a4。a13=a12。輸入時鐘 a0,a1,a2,a3,a4,a5,a6,a7: buffer std_logic_vector(7 downto 0)。end arc。(not X_in(1))amp。 thenif b=39。輸入信號 50MHz buma : out std_logic_vector(7 downto 0)補(bǔ)碼輸出 )。CycloneII 系列 FPGA提供兩個嵌入式鎖相環(huán)。整個設(shè)計的層次結(jié)構(gòu)如圖 44所示：圖 44 FIR濾波器的結(jié)構(gòu)框圖各模塊實現(xiàn)的功能：各模塊實現(xiàn)的功能：（1）輸入模塊，輸入模塊是完成對輸入信號的處理，為后續(xù)電路做準(zhǔn)備。這就是：（1）帶有加/減控制的累加器（2）采用具有一個額外輸入的 ROM本文使用最常見的可轉(zhuǎn)換累加器，因為 LUT表中額外的輸入位還需一個兩倍字長的 LUT表 [9]。也就是說預(yù)先編程 個字的一個 LUT，以接受一個 N位輸入向量])[,(xncfb N2，輸出為 。（7）降低成本使用 FPGA器件實現(xiàn)數(shù)字系統(tǒng)設(shè)計時，如果僅從器件本身的價格考慮，有時還看不出來它的優(yōu)勢，但是影響系統(tǒng)成本的因素是多方面的，綜合考慮，使用 FPGA的成本優(yōu)越性是很明顯的。使用 FPGA器件減少了實現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊點(diǎn)數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。它們無需花費(fèi)傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一個系列。],0[pw],[?s )(we帕克斯麥克萊倫采用基于交替定理的雷米茲交替算法，通過逐次迭代逼近的運(yùn)算求得濾波器的系數(shù)向量 ，從而實現(xiàn)等波紋最佳逼近法。)(jwdeHkdE. 對 進(jìn)行 N點(diǎn) IDFT，得到 。)()(k頻率響應(yīng)函數(shù) 在各采樣點(diǎn)上等于 ，而采樣點(diǎn)之間的值 是jwe)(kHd )(jweH由各采樣值之間的內(nèi)插函數(shù)疊加形成，因而有一定的逼近誤差，誤差的大小取決于理想頻率響應(yīng)的曲線形狀。應(yīng)當(dāng)說明的是，用時窗函數(shù)法設(shè)計的 FIR濾波器通帶波紋幅度近似等于阻帶波紋幅度。窗函數(shù)的選擇原則是:(1)具有較低的旁瓣幅度，尤其是第一旁瓣幅度。 的表達(dá)式為)(jwdeH （24）???????weHccjwd,01)(w)(jwdecw?c??圖 25 理想低通濾波器頻譜圖對 進(jìn)行離散時間傅里葉逆變換，得)(jwdeH ????deHnhjwndd)(21)( （25）?cwcjn?)si(是一個關(guān)于 對稱的無限長序列，是系統(tǒng)的單位脈沖響應(yīng)，這說明系統(tǒng))(nhd)0(d是非因果的，在物理上不可實現(xiàn)。x ( n ) 1?z1?z11?zh ( 1 ) h ( 2 )h ( N / 2 )y ( n )圖 23 直接型的改進(jìn)由于 關(guān)于 對稱，我們可以將經(jīng)過延時環(huán)節(jié)的位置關(guān)于)(nh/)(??N對稱的數(shù)據(jù)預(yù)先相加，然后可以再乘以相應(yīng)的濾波器系數(shù)進(jìn)行累加得到2/1(?N最終的輸出結(jié)果。FIR 濾波器的優(yōu)點(diǎn)是軟硬件實現(xiàn)結(jié)構(gòu)簡單，不用考慮系統(tǒng)的穩(wěn)定性問題；缺點(diǎn)是實現(xiàn)較高性能的頻率響應(yīng)需要較高的濾波器階數(shù)。 數(shù)字濾波器簡介一個簡單的數(shù)字濾波系統(tǒng)如圖 21所示。第三節(jié)介紹了 FPGA設(shè)計優(yōu)點(diǎn)及 DA算法優(yōu)化研究，重點(diǎn)是分布式算法的原理以及 DA算法優(yōu)化的研究與設(shè)計，并對具體的分組優(yōu)化方法做了詳細(xì)的討論。分布式算法可以很好地在 FPGA(Field Programmable Gate Array)中實現(xiàn)，然而卻不能有效的在 DSP處理器中實現(xiàn)，所以采用 FPGA使用分布式算法實現(xiàn) FIR數(shù)字濾波器有著很好的發(fā)展前景。硬件實現(xiàn)即是設(shè)計專門的數(shù)字濾波硬件，采用硬件實現(xiàn)的方法一般都比采用軟件實現(xiàn)方法要困難得多，目前主要采用的方法有以下幾種 [3]：（1）采用 DSP(Digital Signal Processing)處理器實現(xiàn)DSP處理器是專為數(shù)字信號處理而設(shè)計的，如 TI公司的 TMS32OCX系列，AD公司的 ADSPZXI，ADSP210X 系列等。分布式算法在完成乘累加功能時是通過將各輸入數(shù)據(jù)每一對應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)行相加形成相應(yīng)的部分積，然后再對各個部分積累加產(chǎn)生最終結(jié)果，而傳統(tǒng)算法是等到所有乘積已經(jīng)產(chǎn)生之后再來相加來完成乘累加運(yùn)算的。 國內(nèi)外研究現(xiàn)狀在國內(nèi)外的研究中，設(shè)計 FIR濾波器所涉及的乘法運(yùn)算方式有：并行乘法、位串行乘法和采用分布式算法的乘法。數(shù)字濾波器能滿足濾波器對幅度和相位特性的嚴(yán)格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。LUT1 引言濾波技術(shù)是信號分析、信號處理技術(shù)中的重要分支。在設(shè)計中采用了自頂向下的層次化、模塊化的設(shè)計思想，將整個濾波器劃分為多個模塊，利用VHDL語言的描述方法進(jìn)行了各個功能模塊的設(shè)計，最終完成了FIR數(shù)字濾波器的系統(tǒng)設(shè)計。同時只要將查找表進(jìn)行相應(yīng)的改動，就能分別實現(xiàn)低通、高通、帶通FIR濾波器，體現(xiàn)了設(shè)計的靈活性。在電子系統(tǒng)中，由于濾波器的好壞直接影響系統(tǒng)的性能，所以濾波技術(shù)己成為備受關(guān)注而熱門的課題，濾波器的研制己受到各國研究者越來越多的重視。隨著電子計算機(jī)和大規(guī)模集成電路技術(shù)的發(fā)展，數(shù)字濾波器可用計算機(jī)軟件實現(xiàn)，也可用大規(guī)模集成數(shù)字硬件實時實現(xiàn)，數(shù)字濾波器已具備了高精度、高可靠性、可程控改變性或復(fù)用、便于集成等眾多優(yōu)點(diǎn)。位串行乘法器的實現(xiàn)方法主要是通過對乘法運(yùn)算進(jìn)行分解，用加法器來完成乘法的功能，也即無乘法操作的乘法器。FIR數(shù)字濾波器的實現(xiàn)，大體可以分為軟件實現(xiàn)和硬件實現(xiàn)方法兩種。（2）采用固定功能的專用信號處理器來實現(xiàn)，適用于過程固定而又追求高速的信號處理任務(wù)，是以指定的算法來確定它的結(jié)構(gòu)，使用各種隨機(jī)邏輯器件組成的信號處理器。用 FPGA設(shè)計的產(chǎn)品還具有體積小、速度快、重量輕、功耗低、可靠性高、仿制困難、上批量成本低等優(yōu)點(diǎn)。最后介紹了 A/D、D/A 模塊的具體設(shè)計方法，給出了電路原理圖。H(z)為該數(shù)字濾波系統(tǒng)的單位脈沖響應(yīng)h(n)的 Z變換，即： （21?????nnzhzH)()(）若 h(n)為無限長序列，則得到的數(shù)字濾波器為 IIR數(shù)字濾波器，又稱遞歸濾波器；反之，若 h(n)為有限長序列，則得到的數(shù)字濾波器為 FIR濾波器，也稱非遞歸濾波器。（1）直接型結(jié)構(gòu)由式 22可直接畫出 FIR數(shù)字濾波器的直接型結(jié)構(gòu)，如圖 22所示。x （ n ) 1?z1?1?z1?1?z1??22?2L?2h ( 0 )y ( n )圖 24 級聯(lián)型結(jié)構(gòu)從圖中可以看出，級聯(lián)型結(jié)構(gòu)每產(chǎn)生一個輸出，需要 次乘法， 次加1?N1?法?？梢灶A(yù)見，使用這種方法截取的序列越長，對理想的幅頻特性逼近的越好。但是這幾個標(biāo)準(zhǔn)之間彼此是有矛盾的，即主瓣寬度越大，旁瓣水平才可能越低。（4）求的所設(shè)計的 FTR 的單位抽樣響應(yīng) )()(nwhd 1,.0?? （5）求 ，檢驗是否滿足設(shè)計要求，如不滿足，則需重新設(shè)計。過渡帶的采樣點(diǎn)個數(shù) m與所設(shè)計的濾波器的阻帶最小衰減 有關(guān)，具體如表s?23所示。定義加權(quán)幅度誤差函數(shù)為 (210))]()[(wHWwed??，式中 為幅度誤差加權(quán)函數(shù)，用來控制不同頻帶的幅度逼近誤差。)(nh 三種設(shè)計方法的比較 綜述可得，窗函數(shù)法設(shè)計的基本思想是把給定的頻率響應(yīng)通過離散時間傅里葉逆變換IDTFT（Inverse Discrete Time Fourier Transform） ，求得脈沖響應(yīng)，然后利用加窗函數(shù)對它進(jìn)行截斷和平滑，以實現(xiàn)一個物理可實現(xiàn)且具有線性相位的 FIR 數(shù)字濾波器的設(shè)計目的。（2）增大功能密集度功能密集度是指在給定的空間能集成的邏輯功能數(shù)量。同時，在樣機(jī)設(shè)計成功后，由于開發(fā)工具先進(jìn)，自動化程度高，對其進(jìn)行邏輯修改也十分簡便迅速?？傊?，使用 FPGA器件進(jìn)行系統(tǒng)設(shè)計能節(jié)約成本 [7]。在 N次查詢循環(huán)后就能完成了對內(nèi)積 y的計算 [8]。 Analysis Tool（FDATOOL ）就可以看到如圖 41的FDATOOL界面。查找表模塊由 4個 LUT和加法模塊組成。圖 45（a） ALTPLL 界面PLL 1 AutoParameterValueTypeCyclone IIinclk0 frequency: MHzOperation Mode: NormalClk Ratio Ph (dg) DC (%)c0 1/5 inclk0 c0lockedaltpll0inst5圖 45（b） 分頻模塊（2）數(shù)據(jù)預(yù)處理輸入信號轉(zhuǎn)換進(jìn)程，對輸入的二進(jìn)制原碼轉(zhuǎn)換為二進(jìn)制補(bǔ)碼輸出加此進(jìn)程的目的是方便仿真，硬件實現(xiàn)時不用library ieee。中間信號signal b:std_logic。(not X_in(6))amp。else temp=X_in。加法與地址碼形成模塊首先實現(xiàn) B(i)=X(i)+X(Ni)的運(yùn)算，即考慮了濾波器系數(shù)的對稱性，把與相同兩個濾波系數(shù)相乘的兩個采樣值預(yù)先相加，以減少硬件規(guī)模 [10]。architecture one of delay isbeginprocess(clk)beginif clk39。a10=a9。a2=a1。use 。architecture arc of Address issignal b0,b1,b2,b3,b4,b5,b6,b7:std_logic_vector(8 downto 0)。b2=(a2(0)amp。a12)。a7)+(a15(0)amp。b4(0)amp。b4(1)amp。b4(2)amp。b4(3)amp。b4(4)amp。b4(5)amp。b4(6)amp。b4(7)amp。b4(8)amp。加法與地址碼形成單元仿真圖（4）查找表模塊輸入模塊形成 9組 8位地址碼，如果直接建立 LUT，則 LUT的規(guī)模較大，為個字，為了節(jié)約 FPGA資源并且簡化表格深度，本文使用了 8位地址線 LUT分割82技術(shù)，分成 2個 4位地址線的 LUT [11]。begincase y iswhen 0000=m:=x000。when 1000=m:=x03c。when others=m:=x000。use 。輸入時鐘 50MHzf0,f1,f2,f3,f4,f5,f6,f7,f8: out std_logic_vector(12 downto 0))。m2=LUT2(ADD2(7 downto 4))。m6=LUT2(ADD6(7 downto 4))。139。m2)+(m22(11)amp。f5=(m5(11)amp。m77)。本文設(shè)計采用并行移位加法，提高了執(zhí)行速度，但付出了硬件資源的大量消耗代價。end ADD。thenn0=(m2(12)amp。m4amp。39。039。n0(14)amp。q=(p1(17)amp。q1=qamp。m0(12)amp。end process。那么所存輸出應(yīng)該是y2[15 downto 8]。它的主要含義是把整個運(yùn)算過程分解成若干段，系統(tǒng)在同一個時間可對先后輸入的數(shù)據(jù)流元素進(jìn)行不同階段的運(yùn)算。表43結(jié)果的比較，有一定的誤差，但不是很大。誤差主要來源是：系數(shù)量化的量化誤差；計算結(jié)果的取舍誤差等。JTAG下載器采用 ALTERA公司出品的 USBBLASTER。濾波參數(shù)如圖418所示圖418 濾波參數(shù)原理濾波器之后，我們使用了2片高性能145MHz帶寬的運(yùn)放AD8056，實現(xiàn)差分變單端，以及幅度調(diào)節(jié)等功能，使整個電路性能得到了最大限度的提升。因此，在數(shù)據(jù)位數(shù)有限的情況下，便會產(chǎn)生誤差，使輸出結(jié)果偏離預(yù)期值，并使系統(tǒng)不能滿足預(yù)期的設(shè)計要求。（3）中間結(jié)果的舍入誤差由于本設(shè)計中采用的是定點(diǎn)制運(yùn)算，在預(yù)相加和移位累加的過程中，會使得到結(jié)果的尾數(shù)增長，這時需要進(jìn)行尾數(shù)處理，在這個過程中便引入