【正文】 ........................................... 2 ModelSim 介紹 ............................................................................................................... 3 3 設(shè)計原理 .................................................................................................................................. 5 4 模塊化設(shè)計分析 ....................................................................................................................... 6 鍵盤矩陣模塊 ................................................................................................................. 6 去抖模塊設(shè)計 ................................................................................................................. 6 ALU 模塊設(shè)計 ................................................................................................................ 7 FSM 模塊設(shè)計 ................................................................................................................ 7 OP1 模塊設(shè)計 ................................................................................................................. 8 OP2 模塊設(shè)計 ................................................................................................................. 9 BIN 模塊設(shè)計 ................................................................................................................. 9 BCD 模塊設(shè)計 .............................................................................................................. 10 5 總結(jié) ........................................................................................................................................ 11 參考文獻(xiàn) .................................................................................................................................... 12 附錄 ............................................................................................................................................ 13 . . 1 緒論 硬件描述語言 (hardware description language， HDL)是電子系統(tǒng)硬件行為描述，結(jié)構(gòu)描述，數(shù)據(jù)流描述的語言。. . EDA 技術(shù) 課 程 設(shè) 計 題 目 簡易計算器設(shè)計 系 (部 ) 信息工程系 班 級 姓 名 學(xué) 號 指導(dǎo)教師 2020 年 7 月 8 日至 7 月 12 日 共 1 周 . . EDA 技術(shù) 課程設(shè)計任務(wù)書 一、設(shè)計題目、內(nèi)容及要求 設(shè)計題目： 簡易計算器設(shè)計 內(nèi)容及要求： （ 1）基本設(shè)計內(nèi)容 1：設(shè)計簡易通用型計算器，完成對數(shù)據(jù)通路的架構(gòu)，控制模塊和運(yùn)算器模塊的設(shè)計，可進(jìn)行加減乘除的基本運(yùn)算。 四、進(jìn)程安排 周 1周 3： 查閱資料，上機(jī)編寫并調(diào)試設(shè)計程序； 周 4： 整理、撰寫說明書 ； 周 5： 課程設(shè)計答辯并提交設(shè)計說明書。這些不同的語言傳播到國內(nèi)，同樣也引起了不同的影響。 HDL發(fā)展的技術(shù)源頭是：在 HDL形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編， C， Pascal， Fortran， Prolog等。 Quartus II 提供了完全集成且于電路結(jié)構(gòu)無關(guān)的開發(fā)環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、 Verilog HDL、 AHDL和 VHDL完成電路描述，并將其保存為設(shè)計實(shí)體文件；芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功 能仿真與時序邏輯仿真工具；定時 /時序分析與關(guān)鍵路徑延時分析；可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計流程；自動定位編譯錯誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL網(wǎng)表文件盒 Verilog網(wǎng)表文件；能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表和 Verilog網(wǎng)表文件。支持 MAX II CPLD 系列、 Cyclone 系列、Cyclone II、 Stratix II 系列、 Stratix GX 系列等。 ModelSim介紹 Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDl 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的但內(nèi)核支持 VHDL和 Verilog混合仿真的仿真器。簡易計算器由鍵盤輸入模塊、鍵盤去抖動模塊、狀態(tài)機(jī)、計算模塊、 OP OP2 模塊、顯示模塊組成，結(jié)構(gòu)清晰，易于編寫。 矩陣鍵盤模塊原理圖如圖 41 所示，矩陣鍵盤仿真波形如圖 42 所示。 圖 47 FSM 模塊原理圖 圖 48 FSM 模塊仿真波形圖 OP1 模塊設(shè)計 OP1 模塊的主要功能是實(shí)現(xiàn)數(shù)據(jù)的輸入及存儲，主要用來做被加數(shù)、被除數(shù)等，在第一次輸入數(shù)據(jù)時，數(shù)據(jù)存入 OP1 等進(jìn)行操作后，數(shù)據(jù)會被裝載 到 OP1 和 OP2 模塊中，待數(shù)據(jù)被輸入時更新 OP1 中的數(shù)據(jù)。 BCD 模塊原理圖如圖 414，仿真波形圖如圖 415。通過對簡易計 算器設(shè)計，熟悉了 Quartus II 的運(yùn)行環(huán)境，初步掌握了 VHDL語言基本庫函數(shù)的調(diào)用和編寫基本程序等應(yīng)用；明白了原理圖和代碼之間的關(guān)系；學(xué)會了做一個工程的一般步驟，以及分模塊化設(shè)計的好處。 rst : IN STD_LOGIC。139。 end if。 next_state=10。 end if。enable=39。 when 0111=scancode=X0008。enable=39。 when 0111=scancode=X0080。enable=39。 when 0111=scancode=X0800。enable=39。 when 0111=scancode=X8000。 end process。 . . END filter。event and clk=39。139。 end case。 ENTITY AUL IS PORT ( op1_in : IN STD_LOGIC_VECTOR(27 downto 0)。 begin case oprand is when 000 = AUL_OUT=op1_in。 AUL_OUT=conv_STD_LOGIC_VECTOR(t3,28)。 end if。 end case。 op1_add : OUT STD_LOGIC。 signal operate:STD_LOGIC:=39。139。139。139。139。139。139。139。139。039。 elsif(clk39。 then op1_add = 39。039。 next_state=010。 op2_load=39。 else op1_add=39。/ op2_load=39。 end if。 next_state=010。 then op2_load=39。+ if key=39。 end if。 else next_state=000。139。 when 100 = oprand=temp1。 op1_load=39。 then op2_load=39。 if key=39。 end if。 next_state=100。139。139。 when others=next_state=000。 use 。 END op1。8 when X0400 =temp=conv_std_logic_vector(5,4)。 process(rst,clear,load,add_sc) begin if load=39。 then current_state=000。 begin if load=39。 elsif clear=39。 op1_bcd=op1_temp。 op1_bcd(7 downto 0)=op1_temp(3 downto 0)amp。 then op1_temp(11 downto 8):=temp。 when 011= if add_sc=39。 else next_state=011。op1_temp(11 downto 8)amp。 then op1_temp(23 downto 20):=temp。 else next_state=101。op1_temp(11 downto 8)amp。 end if。op1_temp(19 downto 16)amp。 . . when others= op1_bcd=(others=39。 USE 。) then . . op2_out = (others = 39。 end process。 op1_out : OUT STD_LOGIC_VECTOR(27 downto 0) )。op1_bcd=X00000001。op1_bcd=X00000005。op1_bcd=X00000009。op1_bcd=X00000013。 BCD 模塊程序 LIBRARY ieee。 signal AUL_R : STD_LOGIC_VECTOR(27 downto 0):=X0000000。