【正文】 dule參考文獻[1]、康華光主編。 439。hc: dout_7 = 739。b001_1000。 // | | 439。h4: dout_7 = 739。b111_1001。 439。hc: dout_6 = 739。b001_1000。 // | | 439。h4: dout_6 = 739。b111_1001。 439。hc: dout_5 = 739。b001_1000。 // | | 439。h4: dout_5 = 739。b111_1001。 439。hc: dout_4 = 739。b001_1000。 // | | 439。h4: dout_4 = 739。b111_1001。 439。hc: dout_3 = 739。b001_1000。 // | | 439。h4: dout_3 = 739。b111_1001。 439。hc: dout_2 = 739。b001_1000。 // | | 439。h4: dout_2 = 739。b111_1001。 439。hc: dout_1 = 739。b001_1000。 // | | 439。h4: dout_1 = 739。b111_1001。 439。hc: dout_0 = 739。b001_1000。 // | | 439。h4: dout_0 = 739。b111_1001。 else if(t_n==N1) t_n=0。 assign o_clk=(N==1)? clk:(N[0]?(clk_p|clk_n):clk_p)。 input clk,rst_n。 output _500HzOut,_1KHzOut,f。在這些錯誤中也透露了自己對現(xiàn)有數(shù)電知識掌握的不牢固，對很多概念仍處于朦朧狀態(tài)。(3)。驗證了本模塊的邏輯功能正確。Cp60S為向分的進位信號上跳沿有效。輸入變量：時鐘CPS，直接清零RD；輸出變量：小時計時H[7..4]、H[3..0]為8421BCD碼輸出，其時鐘為CPH；之后的分計時、秒計時均為8421BCD碼輸出，其時鐘為CPS等。硬件描述語言設計(Verilog HDL語言)方法在QuartusП軟件系統(tǒng)平臺上建立數(shù)字電子鐘電路的頂層文件并完成編譯和仿真。從而實現(xiàn)00—59秒的記數(shù)功能。驗證了本模塊的邏輯功能(5)整點報時模塊對該圖進行編譯及波形仿真如下 由仿真圖波形圖可以看出，當為59分51秒53秒55秒57秒時，以低音報時，當以59分59秒時以高音報時。后來反復的檢查就成功了。 心得體會：縱使有很多問題，但最終都被解決了，雖然有的問題是和同學討論解決的，有些東西是請教老師的但還是很高興的。 input ncR,CLOCK_50,s。 endmodulemodule divn(o_clk,clk,rst_n)。 reg clk_n。 end always (negedge clk or negedge rst_n) begin if(!rst_n) t_n=0。h1: dout_0 = 739。 // 5 1 439。b000_0010。h9: dout_0 = 739。 439。b000_0110。h1: dout_1 = 739。 // 5 1 439。b000_0010。h9: dout_1 = 739。 439。b000_0110。h1: dout_2 = 739。 // 5 1 439。b000_0010。h9: dout_2 = 739。 439。b000_0110。h1: dout_3 = 739。 // 5 1 439。b000_0010。h9: dout_3 = 739。 439。b000_0110。h1: dout_4 = 739。 // 5 1 439。b000_0010。h9: dout_4 = 739。 439。b000_0110。h1: dout_5 = 739。 // 5 1 439。b000_0010。h9: dout_5 = 739。 439。b000_0110。h1: dout_6 = 739。 // 5 1 439。b000_0010。h9: dout_6 = 739。 439。b000_0110。h1: dout_7 = 739。 // 5 1 439。b000_0010。h9: dout_7 = 739。 439。b000_0110。電子技術基礎數(shù)字部分(第五版).高等教育出版社，2006年[2]、 ，2003[3]、[4]、姜雪松，吳鈺淳，：機械工業(yè)出版社，2007[5]、