【正文】 ? 采用低通濾波器使信號的邊沿變緩，但由于 RA4輸入是 ST，因此可對受損的信號進(jìn)行恢復(fù)。輸入電壓超過“絕對最大額定值”， IC將損壞。 I/O位 輸出： TRISA=0 ， U2Q=0 若 U1Q=1，此時 T1導(dǎo)通 U1Q=0，此時 T2截止 T1導(dǎo)通、 T2截止， I/O輸出為 “ 1” 若 U1Q=0，此時 T1截止 U1Q=1，此時 T2導(dǎo)通 T2導(dǎo)通、 T1截止， I/O輸出為 “ 0” 方向寄存器 TRISA 輸入數(shù)據(jù)鎖存器 輸出數(shù)據(jù)鎖存器 I/O端口鉗位保護(hù) 二極管 D1 D2 邏輯 1 邏輯 0 0V 不可逆轉(zhuǎn)的器件損壞 不可逆轉(zhuǎn)的器件損壞 絕對最大額定值 未定義邏輯電平 電源電壓為 5V時 輸入端的電壓幅值 1。 MCLR RA OSC1 RB PIC16F 877 RC OSC2 RD V GND RE 6 8 8 8 3 5個端口 33個 I/O位 I/O端口 PIC 16F877輸入 /輸出端 口由 RA、 RB、 RC、 RD、 RD和 RE共 5個端 口， 5個端口由 33個 I/O位 組成，這 33個 I/O位根據(jù) 其內(nèi)部結(jié)構(gòu)的不同，可通 過軟件編程使其分時工作 在多種工作方式中的某一 種工作方式，即每一個 I/O位均具有多重功能。因此要求輸入信 號的有效時間必須足夠大到執(zhí) 行讀操作后。 4。 信號經(jīng)過 下降沿閾 值 時，輸出變低。 由此知： I/O輸出為高電平時， R應(yīng) 足夠小，保證 VOH是可靠的高電平。 DB DB DB DIR DIR DIR G G G V V V SP/EN SP/EN SP/EN CAS7~CAS0 CAS7~CAS0 CAS7~CAS0 INTA INTA INTA INT INT INT IR0 IR1 DEN A7~A0 A7~A0 A7~A0 B7~B0 B7~B0 B7~B0 DB DB DB DT/R DB INTA G=0， DIR=0， B7~B0 A7~A0； G=0， DIR=1， B7~B0 A7~A0 74LS245 74LS245 74LS245 8259 8259 8259 G DIR 數(shù)據(jù)傳輸方向 L L B到 A L H A 到 B H X 隔離 4051 8:1 MUX 15V 通過 74LS07 OC門和上 拉電阻實現(xiàn)了電平匹配 8255 5V 15V 74LS07 5V 模擬開關(guān) RON VCC 1 2 控制信號 1 “0” “1” 總線 控制信號 1 控制信號 2 總線懸空 H 控制信號 1和控制信號 2存在時間上的時延，當(dāng)控制信號 1由低變高時，控制 信號 2還沒有立即變高，在這個瞬間： CL 3 控制 信號 2 在此時間 1和 2均為高阻 若負(fù)載為 TTL（ 3），由于 TTL存在漏電流使總線上的電壓處于不穩(wěn)定的狀態(tài)； 若負(fù)載是 CMOS（ 3），此時輸入阻抗相當(dāng)于幾百兆歐， 容易造成靜電積累，嚴(yán)重時導(dǎo)致 IC損壞。 PORTA輸入端口性能 當(dāng) PORTA當(dāng)工作在數(shù)字 I/O時，需對 TRISA寄存器進(jìn)行設(shè)置。 amp。 電容存在自身漏電流，但 主要能量是通過 R1和 R2以 熱的形式呈現(xiàn)。 V = L 設(shè)： L=10mH， di = 100mA， dt = 10μS 當(dāng)繼電器線圈在瞬間通過電流時，所產(chǎn)生反向電動勢的電壓為： V = L = 100V di dt 102 101 10 106 雖然 PIC每一位 I/O 25mA的輸入電流滿足對繼電器的驅(qū)動，但?。。?！ ? ? ? ? 所以必須在繼電器和 I/O引腳間加一隔離驅(qū)動電路。 志猶學(xué)海，業(yè)比登山。 PCFG3:AN7 AN6 AN5 AN4 AN3 AN2 AN1 AN0 CHAN/PCFG0 RE2 RE1 RE0 RA5 RA3 RA2 RA1 RA0 REFS000 0 A A A A A A A A VDDVss 8/0000 1 A A A A Vref+ A A A RA3 Vss 7 / 100 10 D D D A A A A A VDDVss 5/000 11 D D D A Vref+ A A A RA3 Vss 4 / 10 100 D D D D A D A A VDDVss 3/00 101 D D D D Vref+ D A A RA3 Vss 2 / 1011x D D D D D D D D VDDRA2 0/01000 A A A A Vref+ Vref A A RA3 Vss 6 / 21001 D D A A A A A A VDDVss 6/01010 D D A A Vref+ A A A RA3 Vss 5 / 11011 D D A A Vref+ Vref A A RA3 RA2 4 / 21100 D D D A Vref+ Vref A A RA3 RA2 3 / 21101 D D D D Vref+ Vref A A RA3 RA2 2 / 21110 D D D D D D D A VDDVss 1/01111 D D D D Vref+ Vref D A RA3 RA2 1 / 2VREF+VREF 具有 RAi /ANi /VREF等這些 模擬 I/O位 在 復(fù)位后，均自動工作在模擬的輸入狀態(tài)，且讀值為 “ 0”。 ADCON1地址 =9FH MOVWF ADCON1 ； 011X， RA全部為數(shù)字 I/O。 例： BCF置 “ 0”指令和 BSF置 “ 1”指令的執(zhí)行過程為： 讀： 將 PORTA各 I/O寄存器（ 6個）內(nèi)容讀入內(nèi)部 ALU中。 V RA3 RA4 RA5 要求繼電器閉合、 LED1和 LED2導(dǎo)通 ① BSF PORTA， 3 ② BSF PORTA， 4 ③ BSF PORTA， 5 CPU LED1 LED2 C1 C2 T1 該工作方式存在的問題是當(dāng)對某 I/O位執(zhí)行寫操作時，由于首先對該端口執(zhí)行讀操作，因此可能在執(zhí)行完 “ 讀 修改 寫 ” 操作后， 可能修改 未執(zhí)行寫操作 “ 位 ” 的原狀態(tài)。由于執(zhí)行 BSF PORTA ， 5指令，首先是執(zhí)行讀端口操作 (Q4指令執(zhí)行結(jié)束， Q1又執(zhí)行讀操作 )，若在執(zhí)行 BSF PORTA ， 5指令時 C1上的充電電壓不滿足 VOH_MIN，則回讀 RA4的電壓即為邏輯“ 0”，當(dāng)對 RA5修改后，隨之執(zhí)行寫操作，結(jié)果導(dǎo)致 RA4輸出為邏輯“ 0”，即最后結(jié)果是： RA4=RA3=“0”、RA5=“1”。 ? 硬結(jié)構(gòu)則是將硬設(shè)備按一定規(guī)則集成為一個整體的方法。因此在輸入端需加限流電阻，其電阻值的大小以不影響 CPU對輸入邏輯的誤讀和判斷。若放電發(fā)生在較大的金屬體上，列如椅子，手推車，人體電阻可以減小到 50。 ? RB3/PGM： I/O、編程電壓 ? RB6/PGC： I/O、編程時鐘 ? RB7/PGD： I/O、編程數(shù)據(jù) ? RB7~RB4,RB1/RB2： I/O、電平變化中斷 ? RB0/INT： I/O、外部中斷輸入 D Q CK D Q CK Q Q D EN VDD DATA BUS WR PORT WR TRIS RD PORT RB0/INT RD TRIS U1 U2 U3 I/O位 方向寄存器 輸入數(shù)據(jù)鎖存器 輸出數(shù)據(jù)鎖存器 PORTB RB3~RB0 I/O電路結(jié)構(gòu) RBPU 施密特觸發(fā)器 TTL input Buffer 弱上拉 （弱上拉允許位） U2Q=1 輸出 U2Q=0 輸入 當(dāng) PORTB工作在 輸 入時 ，通過將選項 寄存器 OPTION的 D7位 RBPU 的設(shè)置為 “ 0”，此時 RORTB內(nèi)部每一位均有 一個弱上拉；若將 RBPU 的設(shè)置為 “ 1”， PORTB內(nèi) 部的弱上拉被禁止。當(dāng)對 RB7~RB4分別執(zhí)行 位讀 操 作時，當(dāng)前從 RB7~RB4輸 入的邏輯狀態(tài)被分別鎖存在 各自的狀態(tài)鎖存器中。 利用 PORTB輸入的電壓變化中斷和軟件控制 的弱上拉功能，可以非常方便地與一個鍵盤連接， 可利用按下的鍵將 CPU從休眠狀態(tài)中喚醒。 amp。 PORTB RB7~RB4 I/O電路結(jié)構(gòu) ∧ RBPU 施密特觸發(fā)器 TTL input Buffer 弱上拉 Q D U4 EN 異 或 ： RD PORT Q3 Q1 RB7： RB6串行編程模式 設(shè)置 RBIF 狀 態(tài) 鎖 存 器 A B 電平變化中斷 此時 U3和 U4 均為低電平 中斷服務(wù)程序 MOVF PORTB,1 U3=1 U4=1 RBIF=0 U3=1 U4=0 RBIF=1 U3=0 U4=1 RBIF=1 U3=0 U4=0 RBIF=0 上升沿 產(chǎn)生中 斷 下降沿 引起假 中斷 中斷服務(wù)程 序執(zhí)行結(jié)束 讀 RBX 假中斷 產(chǎn)生的 中斷服 務(wù)程序 中斷服務(wù)程序執(zhí)行時間 中斷服務(wù)程序 主程序 寬脈沖上升沿中斷處理 解決的辦法是，進(jìn)入中斷服務(wù)程序后必須讀端口的 電平狀態(tài)，若為高電平就執(zhí)行中斷服務(wù)程序，否則返回 主程序。 當(dāng) PORTC作為其它外 圍的功能模塊時，由 I/O電 路圖知，當(dāng)外圍模塊工作 時，由外圍模塊輸出的有效 的選擇 OE信號，使外圍模 塊的數(shù)據(jù)直接通過 MUX而 不通過數(shù)據(jù)輸出鎖存器，因 此不需要通過對 TRISC寄 存器的設(shè)置來確定各 I/O引 腳的輸入 /輸出的工作方式。 D Q CK D Q CK Q Q D EN VDD DATA BUS WR PORT WR TRIS RD PORT RD TRIS U1 U2 U3 I/O位 方向寄存器 輸入數(shù)據(jù)鎖存器 輸出數(shù)據(jù)鎖存器 3。 ┇ RC4_0 BANKSEL TRISC ；選 TRISC所在體 BSF TRISC ， 4 ；設(shè)置 RC4為輸入 NOP BANKSEL PORTC ；選 PORTC所在體，體“ 0” BTFSC PORTC ， 4 ； RC4為“ 0”間跳， K閉合 GOTO RC4_1 ； K1未閉合 BANKSEL TRISC ；選體“ 1” BCF TRISC ， 4 ； RC4為“ 0”，設(shè)置 RC4為輸出 BANKSEL PORTC BSC PORTC ， 4 ； RC4輸出為“ 1” CALL DELAY